采樣保持電路

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高性能CMOS采樣保持電路的設(shè)計(jì)

本文介紹的采樣／保持電路采用全差分結(jié)構(gòu)，并通過底板采樣技術(shù)有效的抑制電荷注入和時(shí)鐘饋通效應(yīng) 它采用高性能的增益自舉運(yùn)算放大器來減小由于有限增益和不完全建立帶來的誤差。

模擬
2007-10-25

采樣保持電路 CMOS 運(yùn)算放大器導(dǎo)通電阻

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