器件的工作速度利靈活的內(nèi)部結構往往是設計者在選擇器件時非常關心的因素,這些因素完全取決于邏輯器件的內(nèi)部結構.CPLD的拓撲結構通常是一和“粗顆?!钡目偩€形式,即由較大邏輯塊結構、內(nèi)部互連總線、輸入/輸出接口
在CoolRunner-II器件的每個功能塊中有16個獨立的宏單元,每個宏單元由觸發(fā)器、多路選擇器及時鐘資源等構成,如圖1所示。 圖1 CoolRunner-II宏單元結構宏單元中的觸發(fā)器可以構成普通的觸發(fā)器、鎖存器和雙沿觸發(fā)器(D
在CoolRunner-II器件中,高級內(nèi)部互連矩陣(Advanced Interconnect Matrix,AIM)用于CPLD內(nèi)部功能模塊之間的高速連接,可為每個功能模塊提供40個數(shù)據(jù)輸入通道及16個全局控制信號。此外,每個功能模塊中的16個宏單元
輸入/輸出模塊(I/O Block)用于實現(xiàn)功能模塊與輸入/輸出引腳之間的連接。與其他廠家的CPLD相比,CoolRunner-II器件的輸入/輸出特性包括速度、功耗及接口標準等方面都有較大的改進和提高,特別是至少兩個Bank的分塊結
Coo1Runner-Ⅱ器件外部信號從引腳進入器件后通過輸入/輸出模塊級內(nèi)部互連矩陣AIM從AIM再分配到各個功能模塊。在整個過程中都需要附加額外的延遲 真延遲的多少取決于信號傳輸?shù)穆窂胶湍K的種類,對于Coo1Runner-Ⅱ器
uC接口是一個異步接口,與I2C之間的交互流程如圖1所示。 如圖 uC與I2C之間的交互流程uC總線協(xié)議在Coo1Runner-Ⅱ中是由一個狀態(tài)機實現(xiàn)的,如圖2所示。在空閑狀態(tài),微控制
不同接口標準的傳輸延遲存在一些差異,在如圖所示的示例中選擇兼容3.3V的LVCOMS標準作為輸入,1.8V的LVCOMS標準作為輸出。在該模型中,輸入增加一個3.3V的LVCOMS標準延遲參數(shù)TIN33,輸出增加一個1.8V的LVCOMS標準延遲
CoolRunner-II CPLD實現(xiàn)GPS系統(tǒng)
本文介紹了基于CoolRunner CPLD的MP3應用開發(fā)板的設計流程,驗證了利用現(xiàn)有IP Core設計的可行性和高效性。在設計過程中,硬件(實驗評估板)的設計和基于IP Core的算法設計可同步進行,避免了兩者因異步帶來的設計周期的延長。實踐證明本文的設計思路和實現(xiàn)方法是一種靈活、快速、可靠地開發(fā)數(shù)字系統(tǒng)平臺的設計方案。
本文介紹了基于CoolRunner CPLD的MP3應用開發(fā)板的設計流程,驗證了利用現(xiàn)有IP Core設計的可行性和高效性。在設計過程中,硬件(實驗評估板)的設計和基于IP Core的算法設計可同步進行,避免了兩者因異步帶來的設計周期的延長。實踐證明本文的設計思路和實現(xiàn)方法是一種靈活、快速、可靠地開發(fā)數(shù)字系統(tǒng)平臺的設計方案。
引言移動電話、PDA和MP3播放器等便攜式消費電子產(chǎn)品的產(chǎn)量通常都非常大。因此,產(chǎn)品設計工程師首先會選擇采用AsIc或ASSP以小巧的便攜式封裝來容納極強的功能。這種解決方案不僅能滿足功能密集的要求,其功耗往往也令
用CoolRunner-II CPLD設計便攜式手持設備