Verilog低功耗設(shè)計(jì)策略與實(shí)踐
基于FPGA的帶寄存器尋址SPI接口設(shè)計(jì)
VerilogHDL可綜合設(shè)計(jì)需要注意的幾點(diǎn)
基于VerilogHDL濾波器的設(shè)計(jì)
3-DES IP核的VerilogHDL設(shè)計(jì)
教你如何利用Veril—ogHDL設(shè)計(jì)小波濾波器
基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)
VerilogHDL綜合性設(shè)計(jì)
基于VerilogHDL的CMOS圖像敏感器驅(qū)動(dòng)電路設(shè)計(jì)
基于VerilogHDL的小波濾波器的設(shè)計(jì)與實(shí)現(xiàn)
基于FPGA設(shè)計(jì)V-by-one協(xié)議編程
預(yù)算:¥20000基于FPGA設(shè)計(jì)光端機(jī)板卡的軟硬件
預(yù)算:¥30000基于FPGA(altera)開發(fā)三速以太網(wǎng)
預(yù)算:¥80000設(shè)計(jì)一個(gè)基于FPAG的紅外遙解碼器
預(yù)算:¥10000FPGA圖像處理openCV算法轉(zhuǎn)VerilogHDLluo
預(yù)算:¥150000