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基于DSP Builder的FIR濾波器的設(shè)計(jì)與實(shí)現(xiàn)
在信息信號(hào)處理過(guò)程中，如對(duì)信號(hào)的過(guò)濾、檢測(cè)、預(yù)測(cè)等，都要使用濾波器，數(shù)字濾波器是數(shù)字信號(hào)處理（DSP，DigitalSignalProcessing）中使用最廣泛的一種器件。常用的濾波器有無(wú)限長(zhǎng)單位脈沖響應(yīng)（ⅡR）濾波器和有限長(zhǎng)單位脈沖響應(yīng)（FIR）濾波器兩種[1]，其中，F(xiàn)IR濾波器能提供理想的線性相位響應(yīng)，在整個(gè)頻帶上獲得常數(shù)群時(shí)延從而得到零失真輸出信號(hào)，同時(shí)它可以采用十分簡(jiǎn)單的算法實(shí)現(xiàn)，這兩個(gè)優(yōu)點(diǎn)使FIR濾波器成為明智的設(shè)計(jì)工程師的首選，在采用VHDL或VerilogHDL等硬件描述語(yǔ)言設(shè)計(jì)數(shù)字濾波
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基于FPGA的數(shù)字電子鐘設(shè)計(jì)
采用FPGA進(jìn)行的數(shù)字電路設(shè)計(jì)具有更大的靈活性和通用性，已成為目前數(shù)字電路設(shè)計(jì)的主流方法之一。本文給出一種基于FPGA的數(shù)字鐘設(shè)計(jì)方案。該方案采用VHDL設(shè)計(jì)底層模塊，采用電路原理圖設(shè)計(jì)頂層系統(tǒng)。整個(gè)系統(tǒng)在QuartusⅡ開發(fā)平臺(tái)上完成設(shè)計(jì)、編譯和仿真，并在FPGA硬件實(shí)驗(yàn)箱上進(jìn)行測(cè)試。測(cè)試結(jié)果表明該設(shè)計(jì)方案切實(shí)可行。
