一個死磕FPGA 9年的大齡工程師的肺腑之言

我做FPGA開發(fā)9年多了，算是一個大齡工程師了。期間接觸過一些項(xiàng)目管理和技術(shù)支持之類的工作，不知道為什么，脫離研發(fā)做這些工作我總覺得不踏實(shí)，也許天生就適合死磕技術(shù)。就是不知道繼續(xù)這么死磕下去會怎么樣，曾經(jīng)也很迷茫，生怕隨著年齡的增長，精力比不上年輕人，加班熬夜啥的心有余而力不足，會被逐漸淘汰。迷茫啥的就不細(xì)談了，好在我也想了很多，逐漸想明白了很多，開博第一篇，我一定要給做FPGA的兄弟姐妹打打氣。

我現(xiàn)在最慶幸的事情就是從進(jìn)入職場到現(xiàn)在一直是FPGA開發(fā)，我感覺，做FPGA開發(fā)這行經(jīng)驗(yàn)是很重要的，入門簡單，想提升會越來越難。做FPGA開發(fā)不只是會寫寫verilog和VHDL代碼這么簡單，我記得剛學(xué)習(xí)verilog的時(shí)候，光是要搞明白哪些語句可以綜合，哪些語句不可以綜合，就花費(fèi)了很長時(shí)間。硬件開發(fā)語言是要映射成數(shù)字邏輯電路的，隨著做FPGA的時(shí)間長了，寫代碼的時(shí)候腦子里都是0/1的翻轉(zhuǎn)，會逐漸映射出一個個與非門、觸發(fā)器、存儲器，以及他們之間的連線，并且時(shí)時(shí)刻刻考慮怎樣設(shè)計(jì)才能保證面積最小或者延遲最低。功能做對了還要考慮時(shí)序的優(yōu)化，就算你功能設(shè)計(jì)的再完美，代碼寫的再簡潔，設(shè)計(jì)的時(shí)候沒有考慮時(shí)序，一切都是花架子、空擺設(shè)。

一個成熟的FPGA不僅是熟悉FPGA就好，最基本的接口協(xié)議就能羅列一大堆，夠你啃很久了，不懂接口協(xié)議FPGA就是孤家寡人，沒有數(shù)據(jù)的交互，什么都干不了。如果要用FPGA做算法，還需要學(xué)習(xí)更高級的語言做仿真和驗(yàn)證，更重要的是要把算法映射到FPGA的硬件資源或者外設(shè)，并基于速度、面積和功能做平衡，做優(yōu)化。還是挺有挑戰(zhàn)呢。。。

FPGA是介于軟硬件之間的一朵奇葩。你用它做接口、做通信，它就偏向硬件；你用它做算法、做控制，它就偏向軟件。而且隨著人工智能、機(jī)器視覺的崛起，F(xiàn)PGA更加偏向軟件算法的異構(gòu)，有和GPU一爭高下的潛力。想想都有些小激動呢。。。

所以，正在做和準(zhǔn)備做FPGA的兄弟姐妹們，我們已經(jīng)在路上了，也許你面前溝溝坎坎很難走，甚至有一堵墻遮光蔽日，請你相信前途是光明的，憑著死磕的精神繼續(xù)走下去，每天都會有收獲。

看了以上這位FPGA高手的肺腑之言，你是不是也摩拳擦掌，躍躍欲試了！不過，要進(jìn)入FGPA領(lǐng)域，或繼續(xù)提高自己的設(shè)計(jì)水平，還的先規(guī)劃一下適合自己的學(xué)習(xí)進(jìn)階之路，看看過來人的經(jīng)驗(yàn)總結(jié)。

FPGA入門之道

對于新手學(xué)習(xí)FPGA設(shè)計(jì)，要從基礎(chǔ)開始做，基礎(chǔ)牢，才有成為高手的可能。

對于初學(xué)者，有以下幾步是必須要走的：

第一步：學(xué)習(xí)了解FPGA結(jié)構(gòu)，F(xiàn)PGA到底是什么東西，芯片里面有什么，不要開始就拿個開發(fā)板照著別人的東西去編程。很多開發(fā)板的程序?qū)懙暮軤€，我也做過一段時(shí)間的開發(fā)板設(shè)計(jì)，我覺得很大程度上，開發(fā)板在誤人子弟。不過原廠提供的正品開發(fā)板，代碼很優(yōu)秀的，可以借鑒。只有了解了FPGA內(nèi)部的結(jié)構(gòu)才能明白為什么寫Verilog和寫C整體思路是不一樣的。

第二步：掌握FPGA設(shè)計(jì)的流程。了解每一步在做什么，為什么要那么做。很多人都是不就是那幾步嗎，有什么奇怪的？呵呵，我想至少有一半以上的人不知道synthesize和traslate的區(qū)別吧。

了解了FPGA的結(jié)構(gòu)和設(shè)計(jì)流程才有可能知道怎么去優(yōu)化設(shè)計(jì)，提高速度，減少資源，不要急躁，不要去在為選擇什么語言和選擇哪個公司的芯片上下功夫。語言只是一個表達(dá)的方式，重要的是你的思維，沒有一個好的指導(dǎo)思想，語言用得再好，不過是個懂語言的人。

第三步：開始學(xué)習(xí)代碼了。我建議要學(xué)代碼的人都去Altera或Xilinx的網(wǎng)站上下原廠工程師的代碼學(xué)習(xí)。不要一開始就走入誤區(qū)。

第四步：template很重要。能不能高效利用fpga資源，一是了解fpga結(jié)構(gòu)，二是了解欲實(shí)現(xiàn)的邏輯功能和基本機(jī)構(gòu)，三是使用正確的模板。FPGA內(nèi)部器件種類相對較單一，用好模板，你的邏輯才能被高效的綜合成FPGA擅長表達(dá)的結(jié)構(gòu)：）

做fpga主要是要有電路的思想，作為初學(xué)者，往往對器件可能不是熟悉，那么應(yīng)該對于數(shù)字電路的知識很熟悉吧，fpga中是由觸發(fā)器和查找表以及互聯(lián)線等基本結(jié)構(gòu)組成的，其實(shí)在我們在代碼里面能夠看到的就是與非門以及觸發(fā)器，不要把verilog和c語言等同起來，根本就是不同的東西，沒有什么可比性，在寫一句程序的時(shí)候應(yīng)該想到出來的是一個什么樣的電路，計(jì)數(shù)器,選擇器 ,三態(tài)門等等，理解時(shí)序，邏輯是一拍一拍的東西，在設(shè)計(jì)初期想的不是很清楚的時(shí)候可以畫畫時(shí)序圖，這樣思路會更加的清晰，還有就是仿真很重要，不要寫完程序就去往fpga中去加載，首先要仿真，尤其是對比較大型一點(diǎn)的程序，想像自己是在做asic，是沒有二次機(jī)會的，所以一定要把仿真做好，還有很多新手對于語言的學(xué)習(xí)不知道選vhdl好還是verilog好，個人偏好verilog，當(dāng)然不是說vhdl不好，反正寫出來的都是電路，那當(dāng)然就不要在語言的語法上面花太多的功夫了，verilog 言簡意賅assign always case if else 掌握這些幾乎可以寫出90%的電路了，上面是我的一些愚見，希望對大家有所幫助。

FPGA設(shè)計(jì)者需修煉的5項(xiàng)基本功

成為一名說得過去的FPGA設(shè)計(jì)者，需要練好5項(xiàng)基本功：仿真、綜合、時(shí)序分析、調(diào)試、驗(yàn)證。

對于FPGA設(shè)計(jì)者來說，練好這5項(xiàng)基本功，與用好相應(yīng)的EDA工具是同一過程，對應(yīng)關(guān)系如下：

1. 仿真：Modelsim, Quartus II(Simulator Tool) riple

2. 綜合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

3. 時(shí)序：Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)

4. 調(diào)試：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

5. 驗(yàn)證：Modelsim, Quartus II(Test Bench Template Writer)

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掌握HDL語言雖然不是FPGA設(shè)計(jì)的全部，但是HDL語言對FPGA設(shè)計(jì)的影響貫穿于整個FPGA設(shè)計(jì)流程中，與FPGA設(shè)計(jì)的5項(xiàng)基本功是相輔相成的。

對于FPGA設(shè)計(jì)者來說，用好“HDL語言的可綜合子集”可以完成FPGA設(shè)計(jì)50%的工作——設(shè)計(jì)編碼。

練好仿真、綜合、時(shí)序分析這3項(xiàng)基本功，對于學(xué)習(xí)“HDL語言的可綜合子集”有如下幫助：

1. 通過仿真，可以觀察HDL語言在FPGA中的邏輯行為。

2. 通過綜合，可以觀察HDL語言在FPGA中的物理實(shí)現(xiàn)形式。

3. 通過時(shí)序分析，可以分析HDL語言在FPGA中的物理實(shí)現(xiàn)特性。

對于FPGA設(shè)計(jì)者來說，用好“HDL語言的驗(yàn)證子集”，可以完成FPGA設(shè)計(jì)另外50%的工作——調(diào)試驗(yàn)證。

1. 搭建驗(yàn)證環(huán)境，通過仿真的手段可以檢驗(yàn)FPGA設(shè)計(jì)的正確性。?riple

2. 全面的仿真驗(yàn)證可以減少FPGA硬件調(diào)試的工作量。

3. 把硬件調(diào)試與仿真驗(yàn)證方法結(jié)合起來，用調(diào)試解決仿真未驗(yàn)證的問題，用仿真保證已經(jīng)解決的問題不在調(diào)試中再現(xiàn)，可以建立一個回歸驗(yàn)證流程，有助于FPGA設(shè)計(jì)項(xiàng)目的維護(hù)。

?FPGA設(shè)計(jì)者的這5項(xiàng)基本功不是孤立的，必須結(jié)合使用，才能完成一個完整的FPGA設(shè)計(jì)流程。反過來說，通過完成一個完整的設(shè)計(jì)流程，才能最有效地練習(xí)這5項(xiàng)基本功。對這5項(xiàng)基本功有了初步認(rèn)識，就可以逐個深入學(xué)習(xí)一些，然后把學(xué)到的知識再次用于完整的設(shè)計(jì)流程。如此反復(fù)，就可以逐步提高設(shè)計(jì)水平。采用這樣的循序漸進(jìn)、螺旋式上升的方法，只要通過培訓(xùn)入了門，就可以自學(xué)自練，自我提高。

市面上出售的有關(guān)FPGA設(shè)計(jì)的書籍為了保證結(jié)構(gòu)的完整性，對FPGA設(shè)計(jì)的每一個方面分開介紹，每一方面雖然深入，但是由于缺少其他相關(guān)方面的支持，讀者很難付諸實(shí)踐，只有通讀完全書才能對FPGA設(shè)計(jì)獲得一個整體的認(rèn)識。這樣的書籍，作為工程培訓(xùn)指導(dǎo)書不行，可以作為某一個方面進(jìn)階的參考書。如何使用現(xiàn)有的書籍進(jìn)行自學(xué)，這是后話。

對于新入職的員工來說，他們往往對FPGA的整體設(shè)計(jì)流程有了初步認(rèn)識，5項(xiàng)基本功的某幾個方面可能很扎實(shí)。但是由于某個或某幾個方面能力的欠缺，限制了他們獨(dú)自完成整個設(shè)計(jì)流程的能力。入職培訓(xùn)的目的就是幫助他們掌握整體設(shè)計(jì)流程，培養(yǎng)自我獲取信息的能力，通過幾個設(shè)計(jì)流程來回的訓(xùn)練，形成自我促進(jìn)、自我發(fā)展的良性循環(huán)。在這一過程中，隨著對工作涉及的知識的廣度和深度的認(rèn)識逐步清晰，新員工的自信心也會逐步增強(qiáng)，對個人的發(fā)展方向也會逐步明確，才能積極主動地參與到工程項(xiàng)目中來。

初學(xué)者常見的一些問題

1. 為什么不推薦學(xué)習(xí)MicroBlaze等軟核？

性價(jià)比不高，一般的軟核性能大概跟Cortex M3或M4差不多，用FPGA那么貴的東西去做一個性能一般的CPU，在工程上是非常不劃算的。不如另外加一塊M3。

加上軟核，可能會影響到其它的邏輯的功能。這是在資源并不十分充足的情況下，再加上軟核，導(dǎo)致布局布線變得相當(dāng)困難。軟核不開源，出現(xiàn)Bug的時(shí)候，不容易調(diào)試。工程上很少使用，極有可能派不上用場。

2. 為什么不推薦0基礎(chǔ)學(xué)習(xí)ZYNQ或SOC？

入門應(yīng)該學(xué)習(xí)盡量簡單的東西，要么專心學(xué)習(xí)ARM，要么專心學(xué)習(xí)FPGA。這樣更容易有成就感，增強(qiáng)信心。

ZYNQ和SOC的應(yīng)用領(lǐng)域并不廣，還有很多人沒聽過這種東西，導(dǎo)致求職的不利。開發(fā)工具編譯時(shí)間長，浪費(fèi)較多時(shí)間。絕大多數(shù)工作，都只是負(fù)責(zé)一方面，也就是說另一方面，很有可能派不上用場。

3. 為什么已經(jīng)存在那么多IP核，仍需寫HDL？

問這種問題的，一般是學(xué)生，他們沒有做過產(chǎn)品，沒有遇到過工程上的問題。IP核并非萬能，不能滿足所有需求。盡量少用閉源IP核，一旦出問題，這種黑匣子很可能讓產(chǎn)品難產(chǎn)。

深入理解底一層次，可以更好地使用高一層次。該法則可以適用于所有編程語言。