7nm EPYC處理器首發(fā)：AMD Zen2架構新增多條指令

AMD在去年、今年分別推出了14nm工藝的Zen架構及12nm工藝的Zen+架構處理器，也就是銳龍一代、銳龍二代，再下一步就是7nm工藝的Zen2架構了，不過這次會在EPYC服務器處理器上首發(fā)，消費級銳龍三代要延后一些，兩個系列的產品都會在2019年發(fā)布。對于Zen 2架構，目前所知的信息還非常少，日前在GCC 9編譯器中，AMD提交了一些新的代碼，顯示出Zen 2架構將會新增CLWB、RDPID及WBNOINVD多條指令，這也意味著AMD已經開始為Zen 2處理器的優(yōu)化支持做準備了。

最新的GCC 9編譯器功能開發(fā)會在11月份結束，phoronix網站報道稱AMD日前發(fā)布了第一批支持Zen2架構的補丁，代號為Znver2。與Zen架構的Znver1代碼相比，Zenver2使用了一樣的成本表及調度數據，所以現在看不出有什么突破性的變化，但是通過Znver2可以看到AMD在Zen2架構中新增了幾條指令：

- Cache Line Write Back (CLWB)

- Read Processor ID (RDPID)

- Write Back and Do Not Invalidate Cache (WBNOINVD)

這些指令不會是Znver2的全部，可能AMD現在還不想公布太多，但它將是Zen2處理器的一個新起點。

關于AMD的Zen2架構，現在所知的信息是在是很少，可以預見的是Zen架構使用的MCM多芯片體系不會變，EPYC 2代處理器的核心數還會更多，桌面版銳龍3代之前有爆料說是12核起步，不過大部分最關心的還是Zen2的IPC性能，同頻下AMD的銳龍基本上不輸英特爾處理器，但是現在的銳龍頻率上限不如英特爾處理器，這也是Zen2及7nm工藝的一個看點。