Cadence 網(wǎng)表算法
推丸菌在公司聽取小弟匯報時,那廝說網(wǎng)表有問題,OrCAD原理圖導(dǎo)出,Allegro PCB導(dǎo)入,結(jié)果有個節(jié)點連不上,但是在原理圖上是同樣的網(wǎng)絡(luò)名。有妖氣啊!
看了他的原理圖,我覺得很生氣~太不規(guī)范了,難怪會出現(xiàn)錯誤。但是為了多種兼容,也不得不做各種妥協(xié)~想到這里我也不生氣了。原版原理圖就不貼出來了,推丸菌在這里模擬一下。哦,對了,以下所有案例均基于Cadence 17.2版本。
那么貓膩出來了,第一頁的VCC_3V3全部被命名成了off-page形式的NIHAO,于是第一頁的VCC_3V3就不能跟第二頁的VCC_3V3相連了,這就是問題所在,這個還真需要探討一下Cadence的網(wǎng)表算法。其實這個算法不難,推丸菌舉個栗子。
在同一節(jié)點我們接入了5個網(wǎng)絡(luò)符號(或NET),生成網(wǎng)表后,Cadence自動選擇了PORT,這就說明了PORT優(yōu)先級最高,多嘗試幾次,我們就可以破解Cadence的網(wǎng)表算法了。各種網(wǎng)絡(luò)類型的優(yōu)先級見下表。
解決了優(yōu)先級問題,還需要分析不同頁(多頁原理圖)的算法問題。Cadence的不同頁的算法很簡單,只需要兩步:
① ?按上表優(yōu)先級,處理當(dāng)前頁的網(wǎng)絡(luò)數(shù)據(jù),整理出對外接口(相對其他頁接口);
②? 將不同頁的對外接口進行處理,形成整張原理圖的網(wǎng)表;
至于其他注意的地方,推丸菌在這里羅列一些情況,供大家參考,如有感興趣的攻城獅,請自行嘗試,畢竟電子是門實踐的學(xué)科。下面三種情況,所有器件都在同一頁,生成網(wǎng)表后,R12和R13是連在一塊的,R14和R15是連在一塊的,R16和R17是連在一塊的,可得:
① 不同類型的網(wǎng)絡(luò)符是可以直接連接的,Cadence內(nèi)部只認網(wǎng)絡(luò)名;
② 網(wǎng)絡(luò)名不區(qū)分大小寫;
③ Off-page類型的網(wǎng)絡(luò)符,在同頁和不同頁都有效(只認網(wǎng)絡(luò)名);
在實際應(yīng)用中,不止以上案例,更多的案例,推丸菌實在講不下去了,感興趣的攻城獅可自行嘗試,推丸菌去也!
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