賽靈思轉(zhuǎn)戰(zhàn)20nm SoC新工藝統(tǒng)領(lǐng)全局

賽靈思在FPGA領(lǐng)域擁有深厚的技術(shù)積淀，在28nm這個技術(shù)節(jié)點(diǎn)，擁有很多第一，比如行業(yè)唯一針對性能/瓦而優(yōu)化的 FPGA 7系列芯片、行業(yè)首個All Programmable SoC Zynq-7000、行業(yè)首款 All Programmable 3D IC。可以說在28nm時代，賽靈思已經(jīng)在很多方面領(lǐng)先競爭對手至少一年，現(xiàn)在賽靈思正在大步向著20nm前進(jìn)，期待繼續(xù)保持領(lǐng)先。

 賽靈思20nm產(chǎn)品路線圖

繼續(xù)保持領(lǐng)先

 
賽靈思全球高級副總裁亞太區(qū)執(zhí)行總裁湯立人

賽靈思全球高級副總裁亞太區(qū)執(zhí)行總裁湯立人告訴21ic記者：“賽靈思下一代20nm FPGA及第二代SoC和3D IC將于將與Vivado設(shè)計(jì)套件“協(xié)同優(yōu)化”，提供最具吸引力的ASIC和ASSP可編程替代方案。賽靈思將把在28nm時代的優(yōu)勢延續(xù)下去，在20nm繼續(xù)保持領(lǐng)先競爭對手一代的技術(shù)優(yōu)勢。”

在28nm時代，F(xiàn)PGA存在多種封裝方式比如HPL、HP、HPM等，而在20nm時代，由于成本、技術(shù)的限制，目前只有臺積電推出了SoC工藝。

湯立人表示：“就目前代工廠傳遞來的信息來看，由于建設(shè)20nm生產(chǎn)線成本極其高昂，大多數(shù)廠家將不會使用幾種制作工藝，而會統(tǒng)領(lǐng)于SoC工藝。對于賽靈思比較有利的是，SoC工藝來源于賽靈思28nm時代的HPL工藝。賽靈思對其非常熟悉，可以快速的進(jìn)行產(chǎn)品開發(fā)。”

在未來的20nm時代，賽靈思最重要的三大類產(chǎn)品FPGA、SoC芯片、3D IC都將采用SoC工藝制作。
從目前全球最大芯片代工廠臺積電傳遞出來的消息看，臺積電20nm工藝只會提供單獨(dú)一個版本 SoC，通吃從高性能GPU到低功耗移動CPU的各種芯片。臺積電曾表示會在明年開始部分投產(chǎn)20nm，，2014年開始20nm SoC大規(guī)模量產(chǎn)。

臺積電傳出的消息進(jìn)一步印證了湯立人的觀點(diǎn)，在有了技術(shù)領(lǐng)先的基礎(chǔ)，在制程方面的優(yōu)勢將進(jìn)一步強(qiáng)化賽靈思的競爭優(yōu)勢。

產(chǎn)品性能全面升級

在未來20nm產(chǎn)品開發(fā)中，賽靈思也將根據(jù)產(chǎn)品開發(fā)難易順序，將以FPGA產(chǎn)品—SoC產(chǎn)品—3DIC產(chǎn)品這樣的順序來陸續(xù)推出最新的產(chǎn)品系列。

新的技術(shù)節(jié)點(diǎn)自然也代表著新的器件性能進(jìn)一步提高。

8系列FPGA將利用與臺積電的28nm HPL工藝性能/瓦特征相似的20nm SoC工藝。將系統(tǒng)級性能提升2倍，內(nèi)存帶寬擴(kuò)大2倍，總功耗降低50%，邏輯功能集成和關(guān)鍵系統(tǒng)建模加速1.5倍多。

第二代SoC產(chǎn)品賽靈思將借助一個新的異構(gòu)處理系統(tǒng)，有效地提供更高的系統(tǒng)性能。 這個嵌入式系統(tǒng)將被用超過 2倍的互連帶寬耦合到下一代FPGA架構(gòu)中。在芯片上的模擬混合信號性能將翻一番，同時可編程I/O將隨著下一代DDR4和PCI Express®接口而升級。

第二代3D IC賽靈思則將利用一個兩級接口擴(kuò)大其3D IC的架構(gòu)，讓同構(gòu)和異構(gòu)裸片的集成均能基于開放的行業(yè)標(biāo)準(zhǔn)實(shí)現(xiàn)。從而把邏輯容量擴(kuò)展1.5倍或增加30-40M ASIC等效門的設(shè)計(jì)。

培訓(xùn)難題亟待解決

伴隨著FPGA技術(shù)的不斷進(jìn)步，F(xiàn)PGA擁有的邏輯門數(shù)一直在按照摩爾定律提升，更多的邏輯門就意味著更高的設(shè)計(jì)難度。

湯立人表示：“目前賽靈思一個最重要的工作就是和眾多的合作伙伴一起推進(jìn)FPGA培訓(xùn)工作，讓更多的工程師熟悉FPGA，讓更多的產(chǎn)品使用FPGA。”

和其他競爭對手相比，賽靈思在這方面還有一個優(yōu)勢，它的Vivado設(shè)計(jì)套件將針對賽靈思新產(chǎn)品提供更好的設(shè)計(jì)輔助功能，簡化工程師設(shè)計(jì)難度。

湯立人介紹說：“與賽靈思突破性7系列28nm產(chǎn)品系列一同推出的Vivado設(shè)計(jì)套件，現(xiàn)針對20nm產(chǎn)品系列進(jìn)行了進(jìn)一步協(xié)同優(yōu)化。”

設(shè)計(jì)人員能夠 將LUT利用率提升20%，性能提升3個速度等級，功耗降低35%； 通過更快的分層規(guī)劃、分析布局布線引擎以及快速增量式工程變更通知單（ECO）支持，將設(shè)計(jì)生產(chǎn)力提升4倍；合C設(shè)計(jì)流程使用時，驗(yàn)證運(yùn)行時間縮短至原來的1/100以下，而且利用Vivado的IP集成器和封裝器實(shí)現(xiàn)IP重用可將集成速度加快4至5倍。

更好的硬件產(chǎn)品加上方便快捷的設(shè)計(jì)輔助套件，可以預(yù)見，賽靈思將在20nm時代建立起新的領(lǐng)先優(yōu)勢。