組合邏輯的DFT掃描設(shè)計(jì)(二)

止不住想折騰的心，建IP、搭積木、建UVM、跑PR flow、修timing、就差修D(zhuǎn)RC了，DFT還是空白，熬熬夜，計(jì)劃夜深人靜的時(shí)候給MCU加上DFT設(shè)計(jì)，開始浪！

還是先從DFT概念開始吧，下文節(jié)選自文獻(xiàn)：《ASIC 可測(cè)試性設(shè)計(jì)技術(shù)》

作者：曾平英等

接著上文，組合邏輯的DFT掃描設(shè)計(jì)，在對(duì)上文純組合電路部分進(jìn)行掃描測(cè)試時(shí)，先將一個(gè)測(cè)試Pattern 的激勵(lì)信號(hào)通過(guò)移位寄存器串行移入及通過(guò)原始輸入端（PI2）并行加載，再將此組合電路部分的響應(yīng)通過(guò)移位寄存器串行移出及通過(guò)原始輸出端（PO1）并行輸出。

一個(gè)Pattern 的測(cè)試步驟如下：

各步驟的功能如下：

1）Scan-In Phase ：此階段數(shù)據(jù)串行移入掃描鏈。

2）Parallel Measure ：此Cycle 的初始階段通過(guò)原始輸入端加入并行測(cè)試數(shù)

據(jù)，此Cycle 的末段檢測(cè)原始輸出端的并行輸出數(shù)據(jù)。在此Cycle 中時(shí)鐘信號(hào)

保持無(wú)效。

3）Parallel Capture ：掃描寄存器捕獲組合邏輯部分的輸出信號(hào)狀態(tài)。

4）First Scan-Out ：此階段無(wú)時(shí)鐘信號(hào)，測(cè)試機(jī)采樣掃描鏈輸出值，檢測(cè)第

一位Scan-Out 數(shù)據(jù)。

5）Scan-Out Phase ：掃描寄存器捕獲到的數(shù)據(jù)串行移出，測(cè)試機(jī)在每一Cycle檢測(cè)掃描鏈輸出值。

由圖中可看出：對(duì)一個(gè)Pattern 的測(cè)試過(guò)程中，Parallel Measure 和Parallel

Capture 僅用了兩個(gè)測(cè)試周期，而Scan Shift 占用了絕大多數(shù)測(cè)試時(shí)間，當(dāng)掃描鏈較長(zhǎng)時(shí)更是如此。因此，為提高測(cè)試效率必需盡量縮短掃描鏈的長(zhǎng)度，采用多條掃描鏈同時(shí)掃描數(shù)據(jù)。

實(shí)際的測(cè)試過(guò)程中，前一Pattern 的Scan-Out 階段于后一Pattern 的Scan-In

階段是相互交疊的，如下圖所示：

歡迎加入技術(shù)交流群，先加我微信，我拉你進(jìn)群！

感謝閱讀，別走！點(diǎn)贊、關(guān)注、轉(zhuǎn)發(fā)后再走吧