三星、臺(tái)積電十大行業(yè)巨頭聯(lián)合宣布成立行業(yè)聯(lián)盟
3月2日,ASE、AMD、ARM、Google云、Intel、Meta(Facebook)、微軟、高通、三星、臺(tái)積電十大行業(yè)巨頭聯(lián)合宣布,成立行業(yè)聯(lián)盟,共同打造小芯片互連標(biāo)準(zhǔn)、推進(jìn)開放生態(tài),并制定了標(biāo)準(zhǔn)規(guī)范“UCIe”。
UCIe標(biāo)準(zhǔn)的全稱為“Universal Chiplet Interconnect Express”(通用小芯片互連通道),在芯片封裝層面確立互聯(lián)互通的統(tǒng)一標(biāo)準(zhǔn)。
UCIe 1.0標(biāo)準(zhǔn)定義了芯片間I/O物理層、芯片間協(xié)議、軟件堆棧等,并利用了PCIe、CXL兩種成熟的高速互連標(biāo)準(zhǔn)。
該標(biāo)準(zhǔn)最初由Intel提議并制定,后開放給業(yè)界,共同制定而成。
UCIe標(biāo)準(zhǔn)面向全行業(yè)開放,相關(guān)白皮書已提供下載,規(guī)范也可以聯(lián)系UCIe聯(lián)盟獲得。
隨著行業(yè)、技術(shù)的變化,傳統(tǒng)單一工藝、單一芯片的做法難度和成本都越來越高,亟需變革。
數(shù)據(jù)顯示,10nm芯片的設(shè)計(jì)成本為1.744億美元,7nm芯片飆升到2.978億美元,5nm芯片更是高達(dá)5.422億美元,即便是行業(yè)巨頭也越來越吃力。
為此,芯片巨頭們?cè)谕苿?dòng)先進(jìn)工藝的同時(shí),也在全力開發(fā)新的封裝技術(shù),將多顆不同工藝、不同功能的小芯片,通過2D、2.5D、3D等各種方式,整合在一起,更靈活地制造大型芯片。
AMD目前的銳龍、霄龍?zhí)幚砥?,Intel未來的酷睿、至強(qiáng)處理器,都是典型的小芯片。
Intel Ponte Vecchio計(jì)算加速卡更是集大成者,4844平方毫米的空間內(nèi)封裝了多達(dá)63個(gè)Tile小芯片單元,使用五種不同的制造工藝,晶體管總數(shù)超過1000一個(gè)。
當(dāng)然,以往的小芯片封裝都是各家廠商自行其是,而新的UCIe標(biāo)準(zhǔn)規(guī)范,讓不同廠商的小芯片互通成為可能,允許不同廠商、不同工藝、不同架構(gòu)、不同功能的芯片進(jìn)行混搭,x86、ARM、RISC-V集成在一起也不是不可能。
事實(shí)上,就在日前,Intel明確提出要推動(dòng)開放的小芯片平臺(tái),并橫跨包括但不限于x86、ARM、RISC-V等多樣化指令集,打造模塊化產(chǎn)品。
顯然,Intel當(dāng)時(shí)說的就是這個(gè)UCIe聯(lián)盟。