硬核：基于FPGA，如何實現(xiàn)TLC5620數(shù)模轉換設計？

時間：2024-06-09 14:59:35

關鍵字： FPGA TLC5620 數(shù)模轉換

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[導讀]一直以來，數(shù)模轉換設計都是大家的關注焦點之一。因此針對大家的興趣點所在，小編將為大家?guī)砘贔PGA實現(xiàn)TLC5620數(shù)模轉換（DA）的設計的相關介紹，詳細內(nèi)容請看下文。

一直以來，數(shù)模轉換設計都是大家的關注焦點之一。因此針對大家的興趣點所在，小編將為大家?guī)砘?a href="/tags/FPGA" target="_blank">FPGA實現(xiàn)TLC5620數(shù)模轉換（DA）的設計的相關介紹，詳細內(nèi)容請看下文。

本文將基于FPGA實現(xiàn)TLC5620數(shù)模轉換（DA）的設計，首先我們來了解一些基本內(nèi)容。

D/A轉換器基本上由4個部分組成，即權電阻網(wǎng)絡、運算放大器、基準電源和模擬開關。模數(shù)轉換器中一般都要用到數(shù)模轉換器，模數(shù)轉換器即A/D轉換器，簡稱ADC，它是把連續(xù)的模擬信號轉變?yōu)殡x散的數(shù)字信號的器件。DAC主要由數(shù)字寄存器、模擬電子開關、位權網(wǎng)絡、求和運算放大器和基準電壓源（或恒流源）組成。用存于數(shù)字寄存器的數(shù)字量的各位數(shù)碼，分別控制對應位的模擬電子開關，使數(shù)碼為1的位在位權網(wǎng)絡上產(chǎn)生與其位權成正比的電流值，再由運算放大器對各電流值求和，并轉換成電壓值。根據(jù)位權網(wǎng)絡的不同，可以構成不同類型的DAC，如權電阻網(wǎng)絡DAC、R–2R倒T形電阻網(wǎng)絡DAC和單值電流型網(wǎng)絡DAC等。權電阻網(wǎng)絡DAC的轉換精度取決于基準電壓VREF，以及模擬電子開關、運算放大器和各權電阻值的精度。它的缺點是各權電阻的阻值都不相同，位數(shù)多時，其阻值相差甚遠，這給保證精度帶來很大困難，特別是對于集成電路的制作很不利，因此在集成的DAC中很少單獨使用該電路。

基于FPGA實現(xiàn)TLC5620數(shù)模轉換（DA）的設計，設計原理如下:

本設計采用串行數(shù)/模轉換芯片TLC5620，TLC5620是一個擁有四路輸出的數(shù)/模轉換器，時鐘頻率最大可達到1MHz。TLC5620是一款使用3線串行總線控制的芯片。11bit的命令中包含8bit數(shù)據(jù)、2bit通道選擇、1bit輸出范圍選擇bit。輸出范圍選擇，可以輸出一倍或者兩倍的參考電壓差值范圍。當兩級鎖存器都打開時，新的數(shù)據(jù)可以進入到芯片。TLC5620芯片接口如下：

該芯片主要有以下特點：四通道8位電壓輸出DA轉換器、5V單電源供電、串行接口、高阻抗基準輸入、可編程1或2輸出范圍、同時更新設備、內(nèi)部上電復位、低功耗、半緩沖輸出。該芯片主要應用于：可編程電源、數(shù)字控制放大器/誤差器、移動通信、自動測試設備、研發(fā)過程檢測和控制和信號合成等。

芯片接口功能表如下：

轉換公式：V = REF*（CODE/256）* (1+RNG)

V：實際電壓；REF：基準電壓；CODE：輸入8位數(shù)據(jù)；RNG：范圍。

TLC5620的接口時序如下列圖所示：

圖1 LOAD控制更新（LDAC為低電平）

圖2 LDAC控制更新（LDAC為低電平）

圖3 LOAD控制更新（使用8位串行數(shù)據(jù)，LOAD為低電平）

圖4 LDAC控制更新（使用8位串行數(shù)據(jù)）

如圖1所示：當LOAD為高電平時，數(shù)據(jù)在CLK的下降沿被鎖存至DATA，只要所有數(shù)據(jù)被鎖存，則將LOAD拉低，將數(shù)據(jù)從串行輸入寄存器傳送到所選擇的DAC。如圖2所示：串行編程期間LDAC為高電平，數(shù)據(jù)在LOAD為低電平時進行鎖存，當LDAC變?yōu)榈碗娖綍r傳送至DAC輸出。如圖3、4所示：輸入數(shù)據(jù)最高位（MSB）在前，數(shù)據(jù)傳輸使用兩個8個時鐘周期。

在本設計中運用的是圖1的工作時序：