EDA產(chǎn)業(yè)的三大挑戰(zhàn)與兩個(gè)對(duì)策

從EDA角度來(lái)看，當(dāng)前挑戰(zhàn)主要來(lái)自三個(gè)方面：一是新工藝節(jié)點(diǎn)不斷涌現(xiàn)帶來(lái)的物理驗(yàn)證和可測(cè)性設(shè)計(jì)（Design-for-Test）方面的挑戰(zhàn)；二是不斷攀升的設(shè)計(jì)規(guī)模導(dǎo)致的高階綜合（High Level Synthesis）、功能驗(yàn)證和物理驗(yàn)證等運(yùn)行時(shí)長(zhǎng)（Runtime）過(guò)長(zhǎng)的問(wèn)題；三是從片上系統(tǒng)（SoC）到系統(tǒng)堆疊（System of System）帶來(lái)的設(shè)計(jì)方法學(xué)和驗(yàn)證方法學(xué)的革命性變化。

“多即是好，大即是美”在集成電路行業(yè)永不過(guò)時(shí)。雖然和競(jìng)爭(zhēng)對(duì)手比的時(shí)候常常是比小，誰(shuí)的面積更小、誰(shuí)的功耗更低；但比大才是主流，才更吸引眼球，比誰(shuí)集成的晶體管數(shù)量更多，誰(shuí)的功能更多，誰(shuí)的性能更強(qiáng)大。和自己上一代產(chǎn)品相比，也是比大，有沒(méi)有和上一代產(chǎn)品比小的？面積更小？功耗更低？那只是降成本的半代產(chǎn)品，體面的公司都不這么比。

市場(chǎng)上，大芯片追求高集成度的競(jìng)賽還在持續(xù)，雖然晶圓制造工藝接近物理極限，但在各方努力之下，十年內(nèi)半導(dǎo)體工藝發(fā)展路線已經(jīng)非常清晰，晶體管尺寸微縮技術(shù)還能向前發(fā)展，芯片集成規(guī)模還能增加，意味著芯片開(kāi)發(fā)與生產(chǎn)生態(tài)中各環(huán)節(jié)要解決的難題越來(lái)越多。

三個(gè)挑戰(zhàn)

Siemens EDA全球副總裁兼中國(guó)區(qū)總經(jīng)理凌琳告訴探索科技（ID:techsugar），從EDA角度來(lái)看，當(dāng)前挑戰(zhàn)主要來(lái)自三個(gè)方面：一是新工藝節(jié)點(diǎn)不斷涌現(xiàn)帶來(lái)的物理驗(yàn)證和可測(cè)性設(shè)計(jì)（Design-for-Test）方面的挑戰(zhàn)；二是不斷攀升的設(shè)計(jì)規(guī)模導(dǎo)致的高階綜合（High Level Synthesis）、功能驗(yàn)證和物理驗(yàn)證等運(yùn)行時(shí)長(zhǎng)（Runtime）過(guò)長(zhǎng)的問(wèn)題；三是從片上系統(tǒng)（SoC）到系統(tǒng)堆疊（System of System）帶來(lái)的設(shè)計(jì)方法學(xué)和驗(yàn)證方法學(xué)的革命性變化。

工藝換代導(dǎo)致芯片設(shè)計(jì)復(fù)雜度上升

每一次晶圓制造工藝升級(jí)換代，半導(dǎo)體晶體管的特性都會(huì)受到影響。例如，金屬寄生效應(yīng)和加工應(yīng)力對(duì)晶體管的影響在不同代工藝之間會(huì)有差異，光刻和化學(xué)機(jī)械拋光（CMP）等環(huán)節(jié)對(duì)器件可制造的影響也不同，新的器件特性和更大的系統(tǒng)復(fù)雜性，給物理驗(yàn)證和可測(cè)性設(shè)計(jì)增加了很多難度，往往需要新的設(shè)計(jì)約束和設(shè)計(jì)規(guī)范，乃至新開(kāi)發(fā)流程和新工具。

這些新的、更嚴(yán)格的約束與設(shè)計(jì)規(guī)范通常會(huì)大幅增加設(shè)計(jì)、綜合與仿真驗(yàn)證的計(jì)算量，增加新節(jié)點(diǎn)芯片從產(chǎn)品定義到流片量產(chǎn)所需時(shí)間，因此SoC開(kāi)發(fā)需要更多的硬件開(kāi)發(fā)平臺(tái)與更新的工具鏈，從而增加成本。

而每一代產(chǎn)品的工作量增長(zhǎng)，并不僅局限于計(jì)算，在向更先進(jìn)工藝節(jié)點(diǎn)遷移時(shí)，隨著設(shè)計(jì)復(fù)雜度指數(shù)型增長(zhǎng)，所需模擬與數(shù)字設(shè)計(jì)人員數(shù)量也要增加，而模擬與混合信號(hào)IP在遷移到新工藝時(shí)工作量更大，根據(jù)Siemens EDA在2018年的一份白皮書(shū)中的統(tǒng)計(jì)數(shù)據(jù)，過(guò)去5年中節(jié)點(diǎn)遷移所需的IP開(kāi)發(fā)工程師數(shù)量增加了50%。

兩個(gè)對(duì)策

三大挑戰(zhàn)對(duì)EDA的訴求，都可以歸結(jié)到如何提高開(kāi)發(fā)與生產(chǎn)效率上。

凌琳表示，在“后摩爾定律”時(shí)代，為應(yīng)對(duì)挑戰(zhàn)，EDA廠商首先應(yīng)該重視基于機(jī)器學(xué)習(xí)的設(shè)計(jì)方法學(xué)。人工智能和機(jī)器學(xué)習(xí)為EDA廠商打破效率瓶頸提供了有效的武器。例如，在計(jì)算光刻中，Siemens EDA的軟件采用了機(jī)器學(xué)習(xí)，能用3倍的速度以納米級(jí)的準(zhǔn)確度來(lái)預(yù)測(cè)OPC（Optical Proximity Correction，光學(xué)鄰近效應(yīng)校正）輸出，在LFD制造中，還能預(yù)測(cè)產(chǎn)量限制因素和制定設(shè)計(jì)準(zhǔn)則。在深度數(shù)據(jù)分析中使用機(jī)器學(xué)習(xí)以后，Siemens EDA的Solide軟件能進(jìn)行變化性可感知的設(shè)計(jì)和特征提取，而在由診斷驅(qū)動(dòng)的產(chǎn)量分析中，基于機(jī)器學(xué)習(xí)的軟件YieldInsight則可以大大提高客戶(hù)FinFET設(shè)計(jì)的良率分析能力。

另外一個(gè)重要的方向是“上云“。Siemens EDA對(duì)EDA上云非常重視，制定了云使用指導(dǎo)原則，并提出了在云上運(yùn)行Calibre操作的最佳實(shí)踐。為了制定和測(cè)試這些指導(dǎo)原則與實(shí)踐，Siemens EDA與AMD微軟Azure 聯(lián)合開(kāi)展了一個(gè)項(xiàng)目，通過(guò)采用運(yùn)行在 Azure 公共云上的 AMD EPYC 服務(wù)器，驗(yàn)證了“云上Calibre” 平臺(tái)的強(qiáng)大能力。AMD工程師使用Siemens EDA經(jīng) TSMC認(rèn)證的Calibre nmDRC軟件平臺(tái)，在約8 小時(shí)內(nèi)就完成了對(duì)其最大的7納米芯片設(shè)計(jì)的物理驗(yàn)證，該設(shè)計(jì)包含130億個(gè)晶體管。數(shù)據(jù)表明，利用Siemens EDA云設(shè)計(jì)方法學(xué)，7納米芯片量產(chǎn)設(shè)計(jì)的物理驗(yàn)證周期可以縮短為原來(lái)的2.5分之一。

驗(yàn)證與仿真加速

實(shí)際上，Calibre一向是Siemens EDA應(yīng)對(duì)物理驗(yàn)證和可制造設(shè)計(jì)（DFM）挑戰(zhàn)的利器，該工具能提供完成的IC驗(yàn)證和DFM優(yōu)化功能，滿(mǎn)足所有簽核（sign-off）要求，可加快設(shè)計(jì)從創(chuàng)建到制造的過(guò)程，最近推出的Calibre DRC/LVS Recon，可以把布局布線時(shí)的DRC/LVS物理驗(yàn)證速度提高30倍。

隨著工藝升級(jí)，芯片開(kāi)發(fā)工作中驗(yàn)證工作量上升顯著。當(dāng)前,大型SoC項(xiàng)目數(shù)字工程師設(shè)計(jì)與驗(yàn)證比例通常為1:2,甚至1:3，即需要兩倍或三倍于設(shè)計(jì)人員的人力投入到驗(yàn)證開(kāi)發(fā)工作中。凌琳指出，驗(yàn)證解決方案就是要提供最高的驗(yàn)證吞吐量和覆蓋率，使客戶(hù)能夠開(kāi)發(fā)業(yè)界最復(fù)雜的設(shè)計(jì)。除了物理驗(yàn)證工具，Siemens EDA在硬件輔助系統(tǒng)、數(shù)?；旌向?yàn)證以及單元庫(kù)和IP驗(yàn)證方面有完整的解決方案。凌琳說(shuō)：“我們的驗(yàn)證解決方案致力于解決集成電路開(kāi)發(fā)團(tuán)隊(duì)在仿真加速、數(shù)?；旌显O(shè)計(jì)仿真等方面臨的急迫挑戰(zhàn)?！?

SoC驗(yàn)證成本上升

2021年，Siemens EDA發(fā)布了最新的Veloce硬件輔助系統(tǒng)，該系統(tǒng)是業(yè)內(nèi)首個(gè)完整的集成式解決方案，將虛擬平臺(tái)、硬件仿真和 FPGA 原型驗(yàn)證技術(shù)融于一身。提供用于虛擬平臺(tái)/軟件激活驗(yàn)證的 Veloce HYCON（HYbrid CONfigurable）、150億門(mén)級(jí)電路Veloce Strato+、Veloce Primo 企業(yè)級(jí) FPGA 原型驗(yàn)證系統(tǒng)以及Veloce proFPGA 桌面 FPGA 原型驗(yàn)證系統(tǒng)。

在數(shù)模混合驗(yàn)證領(lǐng)域，Siemens EDA的Analog FastSPICE 平臺(tái)可為模擬、射頻、混合信號(hào)、存儲(chǔ)器和定制數(shù)字電路提供快速的電路驗(yàn)證，現(xiàn)在還包括了AFS eXTreme 技術(shù)，為大型布線后模擬設(shè)計(jì)帶來(lái)更多的性能優(yōu)勢(shì)。而Questa可提高覆蓋率和調(diào)試效率，以領(lǐng)先的仿真算法解決SoC設(shè)計(jì)驗(yàn)證的復(fù)雜難題。Symphony混合信號(hào)平臺(tái)可提供業(yè)界最快和可配置的混合信號(hào)解決方案，以準(zhǔn)確驗(yàn)證設(shè)計(jì)功能、連接性和所有設(shè)計(jì)級(jí)別的A/D接口性能。

Solido設(shè)計(jì)平臺(tái)則是Siemens EDA在庫(kù)和IP設(shè)計(jì)領(lǐng)域的驗(yàn)證解決方案，支持變化感知設(shè)計(jì)和特征化解決，采用定制化機(jī)器學(xué)習(xí)技術(shù)，實(shí)現(xiàn)所需的置信度, 同時(shí)可以顯著減少時(shí)間和資源,并呈現(xiàn)出極佳的數(shù)據(jù)可視化效果。

先進(jìn)封裝

隨著單片集成度增速放緩，立體封裝技術(shù)越來(lái)越被芯片公司所重視，多芯片架構(gòu)設(shè)計(jì)可以并行部署或者以三維配置堆疊，通常集成在單個(gè)系統(tǒng)級(jí)封裝 (SiP) 中，以滿(mǎn)足當(dāng)前市場(chǎng)對(duì)于小尺寸、高能效、低延遲和高性能的需求。此外， SiP 技術(shù)還能夠?qū)为?dú)的、以其最佳工藝節(jié)點(diǎn)制造的芯片整合在一起，即芯粒Chiplets技術(shù)，已經(jīng)有桌面處理器等大型芯片在量產(chǎn)產(chǎn)品中應(yīng)用?？偠灾Ⅲw封裝技術(shù)已經(jīng)成為SoC/SoS（System of System）開(kāi)發(fā)的重要支撐。

復(fù)雜的集成要求使得EDA 公司需提供全面的先進(jìn)封裝解決方案，Siemens EDA的Xpedition高密度先進(jìn)封裝 (HDAP) 流程就是針對(duì)芯片先進(jìn)封裝設(shè)計(jì)的高效解決方案。Xpedition能夠?qū)Χ嘈酒庋b進(jìn)行快速的原型設(shè)計(jì)、規(guī)劃、設(shè)計(jì)和驗(yàn)證。

該方案有兩大獨(dú)特技術(shù)。第一， Xpedition Substrate Integrator 工具，它是一個(gè)圖形化、快速的虛擬原型設(shè)計(jì)環(huán)境，能夠探索異構(gòu) IC 并將其與中介層、封裝和 PCB 集成，采用基于規(guī)則的方法優(yōu)化性能、連接和可制造性，提供了針對(duì)整個(gè)跨領(lǐng)域基底系統(tǒng)的快速且可預(yù)測(cè)的組件樣機(jī)制作。

第二，Xpedition Package Designer 工具，它是一個(gè)完整的 HDAP 從設(shè)計(jì)到掩模就緒的 GDS 輸出解決方案，能夠管理封裝物理實(shí)現(xiàn)。Xpedition Package Designer 工具使用內(nèi)置的 HyperLynx 設(shè)計(jì)規(guī)則檢查 (DRC) 在簽核之前進(jìn)行詳細(xì)的設(shè)計(jì)內(nèi)檢查，而 HyperLynx FAST3D 封裝解析器則提供了封裝模型的創(chuàng)建。該工具直接與 Calibre 工具集成，為開(kāi)發(fā)者提供流程設(shè)計(jì)套件(PDK) 的簽核功能。

同時(shí)，Siemens EDA還推出了OSAT（外包裝配和測(cè)試）聯(lián)盟計(jì)劃，幫助推動(dòng)生態(tài)系統(tǒng)功能，以支持新型高密度高級(jí)封裝 (HDAP) 技術(shù)，如針對(duì)客戶(hù)芯片設(shè)計(jì)的 2.5D IC、3D IC 和扇出晶圓級(jí)封裝 (FOWLP)。

在3D封裝層面，Siemens EDA和西門(mén)子其他部門(mén)也有很多協(xié)作機(jī)會(huì)，除了機(jī)械分析與熱分析，西門(mén)子不同部門(mén)的軟件可以在后臺(tái)打通，實(shí)現(xiàn)分析結(jié)果與數(shù)據(jù)庫(kù)共享，從而更好地進(jìn)行系統(tǒng)級(jí)分析。

異構(gòu)計(jì)算與高階綜合

Chiplets和SiP正逐漸興起，預(yù)示著異構(gòu)計(jì)算的興旺前景。在異構(gòu)集成芯片開(kāi)發(fā)過(guò)程中，如果開(kāi)發(fā)環(huán)境不統(tǒng)一，那么綜合的效率必然會(huì)被拉低，因此高階綜合(High-Level Synthesis, HLS)就異構(gòu)開(kāi)發(fā)的一個(gè)必選項(xiàng)。

客戶(hù)可以基于此更好地設(shè)計(jì)架構(gòu)、管理內(nèi)存分配和神經(jīng)網(wǎng)絡(luò)的寬度與縱深，決定在芯片內(nèi)部放置多少流水線等。當(dāng)設(shè)計(jì)方法發(fā)生轉(zhuǎn)變的時(shí)候，驗(yàn)證方法也會(huì)相應(yīng)有所變化。傳統(tǒng)IC的驗(yàn)證方法是測(cè)試規(guī)則、架構(gòu)和規(guī)范，而現(xiàn)在更多的是垂直應(yīng)用層面的驗(yàn)證需求，這就需要通過(guò)相關(guān)技術(shù)仿真出一個(gè)虛擬AI引擎，然后把算法數(shù)據(jù)推送到硬件仿真系統(tǒng)中的AI引擎上去執(zhí)行代碼處理和最終應(yīng)用，以便獲得整體的性能、功耗以及數(shù)據(jù)。這樣，在芯片尚未開(kāi)發(fā)之時(shí)就能及早掌握整個(gè)系統(tǒng)的性能表現(xiàn)。

凌琳表示，在這方面，Siemens EDA 提供 Catapult HLS與高級(jí)異構(gòu)封裝解決方案，Catapult HLS極大減少了自定義加速器的設(shè)計(jì)工作。通過(guò)準(zhǔn)確的實(shí)施指標(biāo)與替代性架構(gòu)之比，Tiny Yolo CNN推理速度比軟件實(shí)施快1萬(wàn)倍，每次推理比軟件實(shí)施節(jié)省1.2萬(wàn)倍精力。

高級(jí)異構(gòu)封裝解決方案中，Siemens EDA在設(shè)計(jì)環(huán)節(jié)提供異構(gòu)計(jì)劃和原型設(shè)計(jì)；在實(shí)施環(huán)節(jié)，Siemens EDA可提供硅中介層和封裝的物理實(shí)施；其2.5/3D 高級(jí)邏輯和物理驗(yàn)證可以用于驗(yàn)證環(huán)節(jié)；同時(shí)Siemens EDA也提供可靠性的熱分析和機(jī)械分析能力。

石破天驚的時(shí)刻

談到中國(guó)市場(chǎng)，凌琳信心十足。他表示，中國(guó)領(lǐng)先客戶(hù)實(shí)力不俗，部分廠商已經(jīng)走到世界前列，在先進(jìn)工藝導(dǎo)入方面更是走到了整個(gè)行業(yè)的第一集團(tuán)。“得益于OPC市場(chǎng)的大爆發(fā)，以及物理驗(yàn)證客戶(hù)需求的大爆發(fā)，近年來(lái)我們?cè)谥袊?guó)區(qū)的EDA軟件業(yè)務(wù)（排除掉設(shè)計(jì)IP）的成長(zhǎng)是競(jìng)爭(zhēng)對(duì)手的2倍左右?！绷枇崭嬖V探索科技（ID:techsugar），Siemens EDA加強(qiáng)了中國(guó)區(qū)技術(shù)支持人手配置，加大了與中國(guó)客戶(hù)的交流頻次，認(rèn)真聽(tīng)取中國(guó)客戶(hù)需求，有望與中國(guó)客戶(hù)一起在市場(chǎng)上獲得大豐收，他說(shuō)：“2021年注定會(huì)是旭日東升石破天驚的歷史時(shí)刻?！?