FPGA開發(fā)全攻略——IP核
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FPGA設(shè)計(jì)的IP和算法應(yīng)用
基于IP的設(shè)計(jì)已成為目前FPGA設(shè)計(jì)的主流方法之一,本章首先給出IP的定義,然后以FFT IP核為例,介紹賽靈思IP核的應(yīng)用。
IP核綜述
IP(Intelligent Property) 核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱,是經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的宏模塊,與芯片制造工藝無關(guān),可以移植到不同的半導(dǎo)體工藝中。到了SOC 階段,IP核設(shè)計(jì)已成為ASIC電路設(shè)計(jì)公司和FPGA提供商的重要任務(wù),也是其實(shí)力體現(xiàn)。對(duì)于FPGA 開發(fā)軟件,其提供的IP核越豐富,用戶的設(shè)計(jì)就越方便,其市場(chǎng)占用率就越高。目前,IP核已經(jīng)變成系統(tǒng)設(shè)計(jì)的基本單元,并作為獨(dú)立設(shè)計(jì)成果被交換、轉(zhuǎn)讓和銷售。
從IP核的提供方式上,通常將其分為軟核、硬核和固核這3類。從完成IP核所花費(fèi)的成本來講,硬核代價(jià)最大;從使用靈活性來講,軟核的可復(fù)用使用性最高。( 這部分內(nèi)容前面已經(jīng)闡述,這里再重申一下)
軟核(Soft IP Core)
軟核在EDA設(shè)計(jì)領(lǐng)域指的是綜合之前的寄存器傳輸級(jí)(RTL) 模型;具體在FPGA設(shè)計(jì)中指的是對(duì)電路的硬件語言描述,包括邏輯描述、網(wǎng)表和幫助文檔等。軟核只經(jīng)過功能仿真,需要經(jīng)過綜合以及布局布線才能使用。其優(yōu)點(diǎn)是靈活性高、可移植性強(qiáng),允許用戶自配置;缺點(diǎn)是對(duì)模塊的預(yù)測(cè)性較低,在后續(xù)設(shè)計(jì)中存在發(fā)生錯(cuò)誤的可能性,有一定的設(shè)計(jì)風(fēng)險(xiǎn)。軟核是IP 核應(yīng)用最廣泛的形式。
固核(Firm IP Core)
固核在EDA設(shè)計(jì)領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表;具體在FPGA設(shè)計(jì)中可以看做帶有布局規(guī)劃的軟核,通常以RTL 代碼和對(duì)應(yīng)具體工藝網(wǎng)表的混合形式提供。將RTL描述結(jié)合具體標(biāo)準(zhǔn)單元庫進(jìn)行綜合優(yōu)化設(shè)計(jì),形成門級(jí)網(wǎng)表,再通過布局布線工具即可使用。和軟核相比,固核的設(shè)計(jì)靈活性稍差,但在可靠性上有較大提高。目前,固核也是IP核的主流形式之一。
硬核(Hard IP Core)
硬核在EDA 設(shè)計(jì)領(lǐng)域指經(jīng)過驗(yàn)證的設(shè)計(jì)版圖;具體在FPGA 設(shè)計(jì)中指布局和工藝固定、經(jīng)過前端和后端驗(yàn)證的設(shè)計(jì),設(shè)計(jì)人員不能對(duì)其修改。不能修改的原因有兩個(gè):首先是系統(tǒng)設(shè)計(jì)對(duì)各個(gè)模塊的時(shí)序要求很嚴(yán)格,不允許打亂已有的物理版圖;其次是保護(hù)知識(shí)產(chǎn)權(quán)的要求,不允許設(shè)計(jì)人員對(duì)其有任何改動(dòng)。IP 硬核的不許修改特點(diǎn)使其復(fù)用有一定的困難,因此只能用于某些特定應(yīng)用,使用范圍較窄。
IP Core生成器(Core Generator) 是Xilinx FPGA設(shè)計(jì)中的一個(gè)重要設(shè)計(jì)工具,提供了大量成熟的、高效的IP Core為用戶所用,涵蓋了汽車工業(yè)、基本單元、通信和網(wǎng)絡(luò)、數(shù)字信號(hào)處理、FPGA特點(diǎn)和設(shè)計(jì)、數(shù)學(xué)函數(shù)、記憶和存儲(chǔ)單元、標(biāo)準(zhǔn)總線接口等8 大類,從簡(jiǎn)單的基本設(shè)計(jì)模塊到復(fù)雜的處理器一應(yīng)俱全。配合賽靈思網(wǎng)站的IP中心使用,能夠大幅度減輕設(shè)計(jì)人員的工作量,提高設(shè)計(jì)可靠性。
Core Generator最重要的配置文件的后綴是xco,既可以是輸出文件又可以是輸入文件,包含了當(dāng)前工程的屬性和IP Core的參數(shù)信息。
5.7.2 FFT IP核應(yīng)用示例
ISE提供了FFT/IFFT的IP Core,可以完成實(shí)數(shù)、復(fù)數(shù)信號(hào)的FFT以及IFFT運(yùn)算。FFT的IP Core提供三種結(jié)構(gòu),分別為:
(1) 流水線,Streaming I/O結(jié)構(gòu):允許連續(xù)的數(shù)據(jù)處理;
(2) 基4,Burst I/O結(jié)構(gòu):提供數(shù)據(jù)導(dǎo)入/導(dǎo)出階段和處理階段。此結(jié)構(gòu)擁有較小的結(jié)構(gòu),但轉(zhuǎn)換時(shí)間較長(zhǎng);
(3) 基2,Burst I/O結(jié)構(gòu):使用最少的邏輯資源,同Radix-4相同,提供兩階段的過程。其配置界面有3頁,第一頁如圖5-57所示,主要用于配置實(shí)現(xiàn)結(jié)構(gòu);第二頁配置數(shù)據(jù)位寬以及數(shù)據(jù)處理操作;第三頁配置數(shù)據(jù)緩存空間。