AM-OLED顯示驅動芯片中內(nèi)置SRAM的設計

摘要：詳細描述了一種內(nèi)置于AM-OLED顯示驅動芯片中的單端口SRAM電路的設計方法，提出了一種解決SRAM訪問時序沖突問題的仲裁算法。同時給出了基于0．18μm標準CMOS工藝設計的一款大小為320x240x18位的SRAM電路。通過Hspice仿真結果表明，該結構的動態(tài)功耗相對于傳統(tǒng)結構可減小22．8％。
關鍵詞：低功耗位線結構；單端口；靜態(tài)隨機存取器；仲裁器；顯示驅動芯片

0 引言
    近年來，OLED(有機發(fā)光二極管)的低功耗、主動發(fā)光和超薄等優(yōu)勢已具有逐步取代LCD(發(fā)光二極管)的趨勢，被認為是未來20年成長最快的新型顯示技術。將SRAM、電源電路、源驅動電路、時序控制和接口邏輯等功能模塊集成在一塊的AM-OLED (有源驅動有機發(fā)光二極管)顯示驅動芯片是手機OLED屏和MCU(微控制器)之間的接口驅動電路。而其內(nèi)置SRAM是整個芯片中一個非常重要的模塊，可用于存儲一幀圖像的數(shù)據(jù)。但由于它占據(jù)整個芯片大部分的硅面積，因此，它對芯片整個的面積有著決定性的影響。
    SRAM功耗在整個芯片中占據(jù)很大比重。近年來，對低功耗SRAM的研究很多，其中降低動態(tài)功耗主要依靠降低寄生電容和限制位線電壓擺幅。事實上，在驅動芯片對SRAM速度要求不高的情況下，以犧牲讀取速度來換取SRAM的功耗和面積是可行的。而另一方面，SRAM又存在訪問時序沖突問題，其傳統(tǒng)方法是采用雙端口SRAM結構來實現(xiàn)同時讀寫功能，但這樣會大大增加內(nèi)置SRAM的面積。為此，本文采用時分技術來使單端口SRAM具有雙端口結構的功能，并采用仲裁電路來劃分兩種請求信號的優(yōu)先權，以將外部兩個并行操作信號轉化為內(nèi)部單端口SRAM的順序執(zhí)行，從而使兩種請求信號完全處于獨立的時間操作域內(nèi)。

1 SRAM電路的傳統(tǒng)結構
    圖1所示是傳統(tǒng)六管SRAM的電路結構，它主要包括存儲單元、預充電路、寫入驅動和輸出電路。由于是單邊輸出，因而無需靈敏放大器和平衡管。

    當圖1電路在讀出數(shù)據(jù)時，預充信號Prech變低，以把兩邊位線電位拉到高電平，字線WL變高，其中一條位線通過存儲單元放電到低電平，使讀出電路導通，將位線信號讀出鎖存。而在寫入數(shù)據(jù)時，預充電路也會先對兩條位線充電到高電平，以便讀信號Wen開啟兩個NMOS管，寫驅動電路將其中一條位線電位拉到低電平，然后字線打開，將數(shù)據(jù)寫入存儲單元。由于在讀寫過程中，預充電路每次都要對兩條位線進行預充電，故會造成功耗的浪費。經(jīng)過對該電路的具體分析，本文研究并提出了一種低功耗的位線結構。

2 SRAM電路的低功耗設計
    嵌入式SRAM的功耗大致分為動態(tài)功耗和靜態(tài)功耗。對應到SRAM的具體模塊上，其功耗主要消耗在譯碼器、字線驅動、位線預充、靈敏放大器以及靜態(tài)漏電流上。譯碼器可以用與非門邏輯來代替?zhèn)蜰MOS邏輯設計以降低功耗，由于本電路結構沒有靈敏放大器電路，因而無需考慮其功耗。下面主要就動態(tài)功耗進行優(yōu)化。
    SRAM電路的動態(tài)功耗計算公式如下：

    式中，iactive為工作單元的等效電流；ileak為不工作單元的漏電流；CDE為每個譯碼器的輸出節(jié)點電容；VINT為內(nèi)部電源電壓；iDC為讀操作消耗的直流電流；△t為直流電流的激活時間；CPT為CMOS邏輯電路和外圍電路的總電容；IDCP為外圍電路的靜態(tài)電流。本文分別從降低位線寄生電容及其電壓擺幅來降低SRAM的整體功耗。
2．1 降低寄生電容
    降低寄生電容可采用位線劃分技術(DBL)和字線劃分技術(DWL)，即將位線和字線劃分成多級，以降低位線寄生電容和字線寄生電容，這樣即可降低讀寫功耗，也能提高數(shù)據(jù)的讀寫速度，進一步提高SRAM的整體性能。圖2所示是一個大小為320x240x18位的SRAM存儲陣列的整體結構。該結構將240x18列分成4塊，每塊包含60x18位數(shù)據(jù)；320行則分成左右兩級，每級含160行。這樣就把整個陣列分成了8個小模塊，每塊大小為160x60x18位，這樣就使得字線電容降到了原來的1／4。位線電容則降為原來的1／2。

2．2 降低位線電壓擺幅
    由于傳統(tǒng)結構中，整個讀寫過程的預充電路都會對兩條位線進行預充電，故會造成功耗的浪費。而讀電路是采用單邊輸出，位線上的電壓擺幅則必須采用全擺幅形式，因此，只能通過降低寫操作時的電壓擺幅來降低功耗。
    圖3所示是采用低功耗位線技術的改進型SRAM的結構圖。該電路結合單端輸出來得到SRAM的電路結構。該電路與傳統(tǒng)電路的兩個不同之處：一是寫驅動電路采用單邊驅動結構，且增加了一個平衡管來防止數(shù)據(jù)丟失。而在寫操作時，只需對一邊位線下拉到低電平來寫入數(shù)據(jù)，另一邊位線浮空；二是預充電路只在讀操作時充電，在寫操作時不充電。

    圖4所示是新SRAM結構電路的工作時序圖。該電路在讀操作時，Prech變低，預充電路位線充電到高電平，字線變高，位線BLB通過存儲管放電到低電位，讀取電路讀BLB上電壓信號，數(shù)據(jù)讀出；而在寫操作時，先平衡位線電位，以防止數(shù)據(jù)丟失。假設原來存儲管里存儲的是“0”，要向其中寫入數(shù)據(jù)“1”，則寫使能信號Wen先從低電平變到高電平，此時D為高電平，D’為低電平，MN1管導通，MN2截止，位線BL懸空，位線BLB被拉到低電平，字線變高，傳輸管導通，以便向存儲管里寫入數(shù)據(jù)“1”。
    在字線變高時，同字線上的其它單元的位線BL、BLB會通過存儲管里的上拉PMOS管和下拉NMOS管充放電到一定電位。為了防止在寫操作時位線充放電過多而導致浪費，可減小字線選擇信號的脈寬，以縮短對位線的充電時間。

3 仲裁器模塊設計
    仲裁器電路分為仲裁和時序產(chǎn)生等兩部分，其中仲裁部分處理MCU送來的讀寫請求和顯示控制器送來的讀請求信號，并判斷它們的優(yōu)先級別，然后把請求信號送入時序產(chǎn)生電路。時序產(chǎn)生電路負責產(chǎn)生sram模塊的控制信號。
3．1 仲裁器電路
    仲裁器模塊主要用來處理行掃描以及MCU讀寫產(chǎn)生的時序沖突問題，也就是在這兩個信號同時送過來時，先判斷它們的優(yōu)先級，同時將外部兩個并行操作信號轉化為內(nèi)部單端口SRAM的順序執(zhí)行，從而使兩種請求信號處于完全獨立的時間操作域內(nèi)，以減小內(nèi)置SRAM的面積。鑒于MCU讀寫速度大于顯示行掃描速度，MCU讀寫信號的優(yōu)先級別應高于顯示讀信號。
     圖5所示是仲裁器的具體實現(xiàn)原理圖，圖中有三個請求信號，其中MCU的讀寫請求信號(mcu_wr、mcu_rd)以及顯示數(shù)據(jù)輸出信號(disp_ rd)兩類請求信號對外部是相互獨立的，但MCU讀寫請求信號在內(nèi)部不是相互獨立的，一個MCU讀寫周期只對應一次讀或寫操作。其優(yōu)先級的判斷主要是通過圖5中的與非門來實現(xiàn)的。下面通過兩種時序沖突來說明優(yōu)先級判斷方法。

    仲裁器首先接受來自顯示控制模塊的SRAM讀操作請求，然后接收來自MCU的寫請求。這時，mcu_wr有一個上升沿，D觸發(fā)器將鎖存輸出高電平，并經(jīng)反相器反向輸送到與非門，與非門輸出低電平，使disp_r置“0”，以打斷顯示讀信號響應，直到仲裁器處理完sram_wr信號請求，再由時序產(chǎn)生電路反饋一個完成信號sram_done，并清零sram_wr的D觸發(fā)電路。由于顯示讀的D觸發(fā)器的輸出信號disp保持高電平，使與非門的輸出變高，disp_r重新置為“1”，同時重新處理打斷的disp_rd信號。
    第二種時序沖突是仲裁器先收到外部MCU的讀請求信號，在還沒有結束處理這個請求信號時，顯示控制模塊的并行讀請求信號已送到仲裁器。這時請求信號disp_rd的一個上升沿使disp由低電平變?yōu)楦唠娖?，此時mcu_rd的D觸發(fā)器輸出保持為高電平，與非門不受disp信號的影響，一直輸出高電平。由于顯示讀請求信號被延遲，直到處理完MCU讀請求信號，清零信號開啟，使mcu_rd的D觸發(fā)器輸出低電平，這時，與非門輸出高電平，disp_r重新置為“1”，時序產(chǎn)生電路響應其請求。
3．2 時序產(chǎn)生電路
    由仲裁器電路產(chǎn)生的總請求信號sram_access送到這里后，可用以產(chǎn)生SRAM時序控制信號。該模塊采用單穩(wěn)態(tài)時序電路結構來實現(xiàn)其功能，其難點主要是解決預充信號Prech和字線選擇信號WL的產(chǎn)生問題。根據(jù)SRAM的存儲結構可知，Prech只在讀操作才對位線充電，寫操作時不充電；由于字線選擇信號WL在讀操作和寫操作時的脈寬不一樣，故需要采用不同時延模塊，并根據(jù)不同操作，通過傳輸門來選擇輸出WL信號。

4 仿真結果
    對基于0．18μm標準CMOS工藝庫設計的大小為320x240x18位的內(nèi)置SRAM結構使用Hspice對其子模塊(320x60x18位)進行仿真，所得到的讀寫總電流波形如圖6所示。

    由圖6可見，改進結構在寫操作時沒有大電流，而在讀操作時會有部分尖峰電流，這主要是由于平衡預充位線抬高了位線初始電壓，從而降低了預充PMOS管的導通電阻所致。
    改進SRAM結構的動態(tài)功耗為4．6mW。若用傳統(tǒng)SRAM結構，對于相同大小的電路，其仿真得到的動態(tài)功耗為5．96mW。因此，相比傳統(tǒng)結構，改進型結構的動態(tài)功耗減小了22．8％。

5 結束語
    本文對顯示驅動芯片中內(nèi)置SRAM電路進行了低功耗研究與設計。新方法采用位線劃分和字線劃分技術來設計SRAM整體結構，從而降低了寄生電容。事實上，結合低功耗位線技術對傳統(tǒng)SRAM單元結構進行改進，寫操作時停止對位線預充電，可以達到降低功耗目的。而引入仲裁算法可解決SRAM訪問的時序問題。根據(jù)SRAM讀寫操作要求設計的時序產(chǎn)生電路的仿真結果顯示，其動態(tài)功耗可以得到大幅降低。
    目前，本電路已經(jīng)應用在一款AM_OLED顯示驅動芯片中，并已完成前期仿真。仿真結果可以達到預期指標要求，從而證明了該電路的可行
性。