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[導讀]摘要:針對工礦企業(yè)變電站自動化項目中需要進行全廠電力同步監(jiān)控,故障檢測的要求,文章通過采甩FPGA與DSP實現(xiàn)了64路最高通信速率達40MByte的傳感器采集平臺,時間同步不大于50 μs。傳感器采集平臺運行良好,有很

摘要:針對工礦企業(yè)變電站自動化項目中需要進行全廠電力同步監(jiān)控,故障檢測的要求,文章通過采甩FPGA與DSP實現(xiàn)了64路最高通信速率達40MByte的傳感器采集平臺,時間同步不大于50 μs。傳感器采集平臺運行良好,有很好的應用價值。
關鍵詞:高速;同步;數(shù)據(jù)采集;傳感器采集平臺

1 系統(tǒng)應用背景
   
國家大力推廣的智能電網(wǎng)技術是電力行業(yè)的技術發(fā)展方向,數(shù)字化變電站技術是其重要組成部分。完全意義上的數(shù)字化變電站的系統(tǒng)將有較好的性能,通過采用電子式互感器,可以消除電流互感器二次開路及飽和、電壓互感器二次短路及鐵磁諧振、低功耗、安全環(huán)保;采用IEC 61850標準,實現(xiàn)不同廠家設備的互操作;二次設備網(wǎng)絡化,通信網(wǎng)絡取代復雜的控制電纜,降低了鋪設電纜帶來的電磁兼容等問題。但完全實現(xiàn)以上標準的變電站的投資成本據(jù)估算約是常規(guī)變電站的3倍。目前110kV以下的中小變電站數(shù)量眾多,自動化程度較低,對其進行改造是投資的重點之一,但采用全數(shù)字化變電站的高成本限制了其推廣應用。本文提出了采用低成本實現(xiàn)數(shù)字化變電站功能的平臺,利用DSP、FPGA等技術做到數(shù)字化變電站中的全站傳感器同步數(shù)據(jù)采集,保留了傳統(tǒng)的電流電源互感器接口,從而在實現(xiàn)變電站信息化的同時顯著降低了其成本,僅為常規(guī)變電站的1.5倍。此高速數(shù)據(jù)同步采集與控制平臺除可以用于低成本的數(shù)字化變電站系統(tǒng)外,還可應用在其他需要同步監(jiān)控的系統(tǒng),如大型風機控制系統(tǒng)、大型鍋爐控制系統(tǒng)等。

2 系統(tǒng)硬件組成
   
高速數(shù)據(jù)同步采集與控制平臺整個系統(tǒng)的組成主要可以分成三個部分,分別是實時保護計算機、高速數(shù)據(jù)合并器、傳感器數(shù)據(jù)采集器。根據(jù)具體的應用系統(tǒng),在傳感器數(shù)據(jù)采集器前增加不同的傳感器,即可實現(xiàn)不同功能的傳感器網(wǎng)絡,這里主要對平臺三個部分進行說明。系統(tǒng)的工作模式為:在信號調(diào)理電路后由數(shù)據(jù)采集器采集數(shù)據(jù),上傳至合并器,合并器將數(shù)據(jù)發(fā)送至實時保護處理計算機,由于實時保護計算機采用的是通用的工業(yè)計算機,在此不做說明,下面主要對另外兩部分進行說明。系統(tǒng)的整體框圖如圖1所示。


2.1 高速數(shù)據(jù)合并器
   
數(shù)據(jù)合并器的主要工作是產(chǎn)生同步信號,并對64路高速串行上傳數(shù)據(jù)進行同時的接收、合并,并通過以太網(wǎng)實時上傳。因此主要有以下性能需求:同步信號的產(chǎn)生;多路高速數(shù)圖1據(jù)接收,64路每路數(shù)據(jù)流為1638400bit/s;多路高速數(shù)據(jù)接收下來后以以太網(wǎng)實時上傳,速度是25Mbit/s。
    項目采用以下解決方案:
    (1)同步信號的產(chǎn)生由單獨的MCU處理器來實現(xiàn),其不僅產(chǎn)生同步信號,同時負責相關數(shù)據(jù)協(xié)議的處理。
    (2)高速數(shù)據(jù)的接收,需要用FPGA的同步處理能力,單獨設置64個串行接口模塊,分別接收緩沖的高速數(shù)據(jù)。
    (3)高速數(shù)據(jù)上傳也要通過FPGA實現(xiàn)對接收到的數(shù)據(jù)實時上傳至XILINX的XC3S4000來實現(xiàn)。
    整個系統(tǒng)的硬件框圖如圖2所示。


2.2 傳感器數(shù)據(jù)采集器
   
傳感器數(shù)據(jù)采集器的主要功能是接收合并器的同步時鐘信號,并利用AD對傳感器信號進行采集,按自定協(xié)議將數(shù)據(jù)通過光纖上傳至合并器。主要的指標如下:采樣頻率為每秒12800次(12.8kHz);每終端需要同時采集8路傳感器信號,每信號不低于16位。
    采用TMS320F2812的串口來實現(xiàn)同步信號的接收與采集。8路同步采集用8個16位AD來實現(xiàn)。
    與合并器的數(shù)據(jù)通訊同樣要考慮光纖模塊,考慮保證AD轉換16位的精度,所以選擇ADS8342。在以上硬件的基礎上,系統(tǒng)利用軟件完成對傳感器的高速數(shù)據(jù)采集。

3 系統(tǒng)軟件部分說明
   
整個系統(tǒng)的軟件組成主要在三個不同設備上實現(xiàn),一是基于工業(yè)計算機板卡的wince上的中心數(shù)據(jù)處理控制程序,主要實現(xiàn)對采集后的數(shù)據(jù)的處理運算,并下發(fā)控制指令,二是基于XINLINX的FPGA平臺的數(shù)據(jù)匯總程序與指令下發(fā)程序,三是基于DSP 2812的數(shù)據(jù)采集終端部分的數(shù)據(jù)采集、上傳、指令接收等程序。
3.1 數(shù)據(jù)合并器同步與數(shù)據(jù)采集程序
   
數(shù)據(jù)合并器是對采集器進行下行通訊管理的通道,主要負責產(chǎn)生同步信號的,收集串口數(shù)據(jù)上傳等功能。其中下行信息主要有同步采集時鐘信號、時間校準信息、控制信息,以及參數(shù)信息。其中以同步采集時鐘最為關鍵,主要是要給采集器一個統(tǒng)一的采集節(jié)拍。
    對于上行數(shù)據(jù)而言,采用FIFO原理,將所有的串口緩存進行緩沖,并形成一個按協(xié)議要求的數(shù)據(jù)包,從而實現(xiàn)數(shù)據(jù)的統(tǒng)一上傳。FIFO原理從硬件的角度來看,是一塊有兩個端口的數(shù)據(jù)內(nèi)存,一個端口用來寫入數(shù)據(jù);另一個用來讀出數(shù)據(jù)。與FIFO操作相關的有兩個指針,寫指針指向要寫的內(nèi)存部分,讀指針指向要讀的內(nèi)存部分。FIFO控制器通過外部的讀寫信號控制這兩個指針移動,并由此產(chǎn)生FIFO空信號或滿信號。數(shù)據(jù)是由某一個時鐘域的控制信號寫入FIFO,而由另一個時鐘域的控制信號將數(shù)據(jù)讀出FIFO。
3.2 傳感器數(shù)據(jù)采集程序
   
傳感器數(shù)據(jù)采集軟件的運行主要由兩個事件控制,一個是本地定時器;一個是從合并器接收到的下行幀。本地定時器以24×50HZ頻率采樣,并上傳遙測幀;當收到下行幀時,首先解析幀,如果為同步幀,接著判斷距上次定時采集的時間間隔是否超過采樣周期的50%,如果超過,先采集并發(fā)送當前遙測幀,然后重設本地定時器,以同步信號到達時刻為定時起點;如果為時間和命令幀,做出相應動作。流程圖如圖3所示。



4 結論
   
本文通過采用FPGA與DSP實現(xiàn)了64路最高通信速率達40MBYTE字節(jié)的傳感器采集平臺,時間同步不大于50μs。傳感器采集平臺運行良好,有很好的應用價值。

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