關(guān)鍵詞：FPGA；高頻時鐘；VHDL
１ 引言
隨著應(yīng)用系統(tǒng)向高速度、低功耗和低電壓方向的發(fā)展，對電路設(shè)計的要求越來越高?傳統(tǒng)集成電路設(shè)計技術(shù)已無法滿足性能日益提高的整機系統(tǒng)的要求。同時，由于ＩＣ設(shè)計與工藝技術(shù)水平的提高，集成電路規(guī)模越來越大，復(fù)雜程度越來越高。目前已經(jīng)可以將整個系統(tǒng)集成在一個芯片上，即片上系統(tǒng)（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ?縮寫為ＳＯＣ），這種芯片以具有系統(tǒng)級性能的復(fù)雜可編程邏輯器件（ＣＰＬＤ）和現(xiàn)場可編程門陣列（ＦＰＧＡ）為主要代表。與主要實現(xiàn)組合邏輯功能的ＣＰＬＤ相比，ＦＰＧＡ主要用于實現(xiàn)時序邏輯功能。對于ＡＳＩＣ設(shè)計來說，采用ＦＰＧＡ在實現(xiàn)小型化、集成化和高可靠性系統(tǒng)的同時，還可以減少風險、降低成本、縮短開發(fā)周期。
２ 系統(tǒng)硬件組成
本文介紹的時鐘板主要由于為ＰＥＴ（正電子發(fā)射斷層掃描儀）的前端電子學(xué)模塊提供３２路系統(tǒng)時鐘（６２．５ＭＨｚ）和３２路同步時鐘（４ＭＨｚ）。時鐘信號之間的偏差要求在２ｎｓ之內(nèi)。為了消除各路時鐘信號之間的偏差，文中介紹利用ＦＰＧＡ來實現(xiàn)主時鐘的分頻、零延時輸出和分配，同時利用ＬＶＤＳ技術(shù)實現(xiàn)多路時鐘的傳輸?shù)膶崿F(xiàn)方法。圖１所示是其硬件設(shè)計示意圖。
由圖１可知，該時鐘電路的具體工作原理是：首先由精密晶體振蕩器產(chǎn)生６２．５ＭＨｚ的時鐘信號，然后經(jīng)時鐘驅(qū)動芯片ＣＹ２３０５輸入ＦＰＧＡ芯片的時鐘引腳ＧＣＬＫ以作為時鐘源。該時鐘在ＦＰＧＡ芯片內(nèi)部經(jīng)ＤＬＬ（延遲鎖定環(huán)）模塊分別生成６２．５ＭＨｚ的系統(tǒng)時鐘和４ＭＨｚ的同步時鐘?ＬＶＴＴＬ電平信號?，然后由內(nèi)部的ＩＯＢ（輸入輸出功能模塊）分配到６４個輸出引腳（３２路６２．５ＭＨｚ系統(tǒng)時鐘和３２路４ＭＨｚ同步時鐘），這６４路ＬＶＴＴＬ電平信號兩兩進入３２塊ＬＶＤＳ（兩路）驅(qū)動轉(zhuǎn)換芯片后，即可轉(zhuǎn)換為ＬＶＤＳ信號并通過差分雙絞線傳輸給前端電子學(xué)模塊的３２塊數(shù)字電路板。
圖2
２．１ ＦＰＧＡ的結(jié)構(gòu)
單元型ＦＰＧＡ主要由三部分組成：可配置邏輯模塊ＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ），輸入、輸出模塊Ｉ／ＯＢ和可編程連線ＰＩ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｃｏｎｎｅｃｔ）。對于不同規(guī)格的芯片，可分別包含８×８、２０×２０、４４×４４甚至９２×９２個ＣＬＢ陣列，同時配有６４、１６０、３５２、甚至４４８個Ｉ／ＯＢ以及為實現(xiàn)可編程連線所必需的其它部件。圖２所示是本設(shè)計中使用的ＸＣ２Ｓ３０芯片的內(nèi)部結(jié)構(gòu)。
２．２ Ｘｉｎｌｉｎｘ公司的ＳｐａｒｔａｎＩＩ系列ＦＰＧＡ
Ｘｉｎｌｉｎｘ公司目前生產(chǎn)的ＦＰＧＡ有兩類代表性產(chǎn)品?一類是ＸＣ４０００３／Ｓｐａｒｔａｎ系列?另一類是Ｖｉｒ-ｔｅｘ／ＳｐａｒｔａｎＩＩ系列。這兩類產(chǎn)品除具有ＦＰＧＡ的三種基本資源（可編程Ｉ／Ｏ、可編程邏輯功能模塊ＣＬＢ和可編程布線等）外?還具有片內(nèi)ＲＡＭ資源。但兩種產(chǎn)品也有所不同。
其中ＸＣ４０００Ｅ可以用于實現(xiàn)片內(nèi)分布ＲＡＭ，同時專門為實現(xiàn)可編程片上系統(tǒng)開發(fā)的Ｖｉｒｔｅｘ系列，其片內(nèi)分布ＲＡＭ和塊ＲＡＭ都可以實現(xiàn)，并可實現(xiàn)片上系統(tǒng)所要求的其他性能，如時鐘分配和多種電平接口等特性。ＳｐａｒｔａｎＩＩ系列與Ｖｉｒｔｅｘ系列產(chǎn)品相比，除了塊ＲＡＭ數(shù)量少于Ｖｉｒｔｅｘ系列產(chǎn)品外，其余有關(guān)性能（如典型門范圍、線寬、金屬層、芯內(nèi)電壓、芯片輸入輸出引腳電壓、系統(tǒng)頻率和所含ＤＬＬ個數(shù)等）都基本相同，它的一個突出優(yōu)點（也是本設(shè)計選用該系列芯片的主要原因）是：該系列產(chǎn)品是專門為取代掩膜門陣列的低價位ＦＰＧＡ，在達到門陣列數(shù)量時，其價格可與門陣列相比。因此，本文介紹的時鐘電路的設(shè)計選用ＳｐａｒｔａｎＩＩ系列ＦＰ-ＧＡ中的ＸＣ２Ｓ３０－５ＰＱ２０８芯片來實現(xiàn)。
３ 用ＦＰＧＡ實現(xiàn)時鐘分頻和分配
如圖２所示?ＳｐａｒｔａｎＩＩ系列芯片內(nèi)部含有四個全數(shù)字延時鎖定環(huán)（ＤＬＬ），每一個ＤＬＬ可驅(qū)動兩個全局時鐘分布網(wǎng)絡(luò)。通過控制ＤＬＬ輸出時鐘的一個采樣?可以補償由于布線網(wǎng)絡(luò)帶來的時鐘延時，從而有效消除從外部輸入端口到器件內(nèi)部各個時鐘負載的延時。ＤＬＬ除提供對用戶輸入時鐘的零延時之外，還具有時鐘倍頻和分頻功能。它可以對時鐘源進行兩倍頻和１．５、２、３、４、５、８或１６分頻。本設(shè)計就是利用ＤＬＬ的零延時和分頻功能來實現(xiàn)對６２．５ＭＨｚ時鐘的輸出和１６分頻后４ＭＨｚ（約）時鐘的輸出。
３．１ 數(shù)字延時鎖定環(huán)（ＤＬＬ）的結(jié)構(gòu)原理
圖３是一個ＤＬＬ的內(nèi)部原理框圖，它由各類時鐘延時線和控制邏輯組成。延時線主要用于對時鐘輸入端ＣＬＫＩＮ產(chǎn)生一個延時。通過器件內(nèi)部的時鐘分布網(wǎng)絡(luò)可將該輸入時鐘分配給所有的內(nèi)部寄存器和時鐘反饋端ＣＬＫＦＢ?？刂七壿媱t主要用于采樣輸入時鐘和反饋時鐘以調(diào)整延時線。這里所說的延時線由壓控延時或衰減延時組件構(gòu)成，ＳｐａｒｔａｎＩＩ系列芯片選用了后者。ＤＬＬ可在輸入時鐘和反饋時鐘之間不停地插入延時，直到兩個時鐘的上升沿同步為止。當兩時鐘同步時，ＤＬＬ鎖定。在ＤＬＬ鎖定后，只要輸入時鐘沒有變化，兩時鐘就不會出現(xiàn)可識別偏差。因此，ＤＬＬ輸出時鐘就補償了時鐘分布網(wǎng)絡(luò)帶來的輸入時鐘延時，從而消除了源時鐘和負載之間的延時。
３．２ ＤＬＬ功能的實現(xiàn)
ＳｐａｒｔａｎＩＩ系列芯片內(nèi)含專門實現(xiàn)ＤＬＬ功能的宏單元模塊ＢＵＦＧＤＬＬ，其結(jié)構(gòu)簡圖如圖４所示。該模塊由ＩＢＵＦＧ、
ＣＬＫＤＬＬ和ＢＵＦＧ三個庫元件組成?其原理框圖如圖５所示。圖５中，ＣＬＫＤＬＬ庫元件用于實現(xiàn)ＤＬＬ的主要功能?包括完成時鐘的零延時輸出、時鐘的倍頻以及分頻和鏡像操作。而ＩＢＵＦＧ和ＢＵＦＧ則分別實現(xiàn)外部時鐘的輸入以及將輸出時鐘分配到芯片引腳。本設(shè)計的時鐘分頻就是將６２．５ＭＨｚ的時鐘由ＩＢＵＦＧ輸入?經(jīng)ＣＬＫＤＬＬ分頻后再由ＣＬＫＤＶ端傳給ＢＵＦＧ?然后經(jīng)片內(nèi)ＩＯＢＵＦ分配到芯片的普通Ｉ／Ｏ輸出引腳。
４ 軟件實現(xiàn)
在設(shè)計的總體構(gòu)思和器件選擇完成后，必須進行的工作是建立設(shè)計輸入文件，該文件主要用于描述所設(shè)計電路的邏輯功能。這里使用的是ＸＩＬＩＮＸ公司提供的開發(fā)工具ＦＯＵＮＤＡＴＩＯＮ ４．１。本設(shè)計采用硬件描述語言ＶＨＤＬ來設(shè)計，其部分程序如下：
ｅｎｔｉｔｙ ｌｖｄｓ ｉｓ
ｐｏｒｔ (
ｐｃｌｋ: ｉｎ ＳＴＤ ＬＯＧＩＣ;
ｐｃｌｋ_６２: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(３１ ｄｏｗｎｔｏ ０);?
ｐｃｌｋ_４: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(３１ ｄｏｗｎｔｏ ０));
ｅｎｄ ｌｖｄｓ;
ａｒｃｈｉｔｅｃｔｕｒｅ ｌｖｄｓ_ａｒｃｈ ｏｆ ｌｖｄｓ ｉｓ
ｃｏｍｐｏｎｅｎｔ ｃｌｋｄｌｌ
ｐｏｒｔ( ｃｌｋｉｎ: ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋｆｂ : ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ｒｓｔ: ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ９０ : ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ１８０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ２７０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ２ｘ : ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋｄｖ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｌｏｃｋｅｄ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);
ｅｎｄ ｃｏｍｐｏｎｅｎｔ;
ｂｅｇｉｎ
ｒｅｓｅｔ ｎ＜＝‘０＇ ；
ｕｉｂｕｆ : ｉｂｕｆｇ ｐｏｒｔ ｍａｐ (
ｉ ＝＞ ｐｃｌｋ,
ｏ ＝＞ ｃｌｋ);
ｕｄｌｌ: ｃｌｋｄｌｌ ｐｏｒｔ ｍａｐ( ｃｌｋｉｎ ＝＞ ｃｌｋ,
ｒｓｔ ＝＞ ｒｅｓｅｔ_ｎ,
ｃｌｋｆｂ ＝＞ ｃｌｋｆｂ,
ｃｌｋ０ ＝＞ ｃｌｋ０,
ｃｌｋ９０ ＝＞ ｏｐｅｎ,
ｃｌｋ１８０ ＝＞ ｏｐｅｎ,
ｃｌｋ２７０ ＝＞ ｏｐｅｎ,
ｃｌｋ２ｘ ＝＞ ｃｌｋ２ｘ,
ｃｌｋｄｖ ＝＞ ｃｌｋｄｖ,
ｌｏｃｋｅｄ ＝＞ ｌｏｃｋｅｄ
);
ｂｕｆｇ_ｃｌｋ０: ｂｕｆｇ ｐｏｒｔ ｍａｐ ( ｉ ＝＞ ｃｌｋ０,
ｏ＝＞ｃｌｋ_ｉｎｔ２;
);
ｃｌｋｆｂ＜＝ｃｌｋ_ｉｎｔ２;
ｐｒｏｃｅｓｓ(ｃｌｋ２ｘ);
ｂｅｇｉｎ
ｉｆ ｃｌｋ２ｘ′ｅｖｅｎｔ ａｎｄ ｃｌｋ２ｘ＝′１′ ｔｈｅｎ
ｃｌｋ_ｉｎｔ ＜＝ｃｌｋ ｉｎｔ２；
ｃｌｋ_ｉｎｔ３＜＝ ｃｌｋｄｖ；
ｐｃｌｋ_６２（０）＜＝ｃｌｋ_ｉｎｔ；
ｐｃｌｋ_６２（１）＜＝ｃｌｋ_ｉｎｔ；
…
…
ｐｃｌｋ_６２（３１）＜＝ｃｌｋ_ｉｎｔ；
ｐｃｌｋ_４（０）＜＝ｃｌｋ_ｉｎｔ３；
ｐｃｌｋ_４（１）＜＝ｃｌｋ_ｉｎｔ３；
…
…
ｐｃｌｋ_４（３１）＜＝ｃｌｋ_ｉｎｔ３；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ；
ｅｎｄ ｌｖｄｓ_ａｒｃｈ；
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