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[導(dǎo)讀]信號(hào)完整性問題是高速PCB設(shè)計(jì)者必需面對的問題。阻抗匹配、合理端接、正確拓?fù)浣Y(jié)構(gòu)解決信號(hào)完整性問題的關(guān)鍵。傳輸線上信號(hào)的傳輸速度是有限的,信號(hào)線的布線長度產(chǎn)生的信號(hào)傳輸延時(shí)會(huì)對信號(hào)的時(shí)序關(guān)系產(chǎn)生影響,所以

信號(hào)完整性問題是高速PCB設(shè)計(jì)者必需面對的問題。阻抗匹配、合理端接、正確拓?fù)浣Y(jié)構(gòu)解決信號(hào)完整性問題的關(guān)鍵。傳輸線上信號(hào)的傳輸速度是有限的,信號(hào)線布線長度產(chǎn)生的信號(hào)傳輸延時(shí)會(huì)對信號(hào)的時(shí)序關(guān)系產(chǎn)生影響,所以PCB上的高速信號(hào)的長度以及延時(shí)要仔細(xì)計(jì)算和分析。

  運(yùn)用信號(hào)完整性分析工具進(jìn)行布線前后的仿真對于保證信號(hào)完整性和縮短設(shè)計(jì)周期是非常必要的。在PCB板子已焊接加工完畢后才發(fā)現(xiàn)信號(hào)質(zhì)量問題和時(shí)序問題,是經(jīng)費(fèi)和產(chǎn)品研制時(shí)間的浪費(fèi)。

  1.1板上高速信號(hào)分析

  我們設(shè)計(jì)的是基于PowerPCB的主板,主要由處理器MPC755、北橋MPC107、北橋PowerSpanII、VME橋CA91C142B等一些電路組成,上面的高速信號(hào)如圖2-1所示。

  


 

  板上高速信號(hào)主要包括:時(shí)鐘信號(hào)、60X總線信號(hào)、L2Cache接口信號(hào)、Memory接口信號(hào)、PCI總線0信號(hào)、PCI總線1信號(hào)、VME總線信號(hào)。這些信號(hào)的布線需要特別注意。

  由于高速信號(hào)較多,布線前后對信號(hào)進(jìn)行了仿真分析,仿真工具采用Mentor公司的HyperLynx7.1仿真軟件,它可以進(jìn)行布線前仿真和布線后仿真。

  1.2印制板信號(hào)完整性整體設(shè)計(jì)

  1.2.1層疊結(jié)構(gòu)

  在傳輸線(PCB走線)中的磁力線是沿逆時(shí)針方向的,如果把RF返回路徑與對應(yīng)的源路徑平行并且與其靠近,在返回路徑中的磁力線(延逆時(shí)針方向的場),相對于源路徑中的磁力線(順時(shí)針方向的場),將是相反的方向。這樣順時(shí)針場和逆時(shí)針場可以抵消。如果源和返回路徑之間的磁力線被消除或減小,那么除了在走線附近極小的面積,輻射或傳導(dǎo)的RF電流就不存在了。多層印制板可以實(shí)現(xiàn)通量最小化,這是采用多層電路板的原因之一。信號(hào)層靠近參考層,信號(hào)返回路徑直接位于信號(hào)線的下方,回路面積最小,通量抵消最明顯。

  為了實(shí)現(xiàn)通量最小化,必須實(shí)現(xiàn)PCB板上信號(hào)層和參考層交錯(cuò)排列,這樣,每個(gè)信號(hào)層都有相鄰的參考層??紤]到本板上的芯片數(shù)多,特別密集,而且電氣網(wǎng)絡(luò)也特別多,所以采用多少層的PCB要仔細(xì)安排,多了或少了都不好:如果層數(shù)太少,布線將變得很困難,甚至可能完不成布線。當(dāng)然在布線過程中如果感覺布線空間不夠,可以再增加層數(shù),但加層后要對已完成的布線做許多調(diào)整,重新安排一些走線規(guī)則,這將增加許多工作量。

  如果層數(shù)太多,加工成本增加,板子厚度可能失控。目前4層板的板費(fèi)為0.5元/平方厘米左右,而六層板的板費(fèi)為1.5元/平方厘米左右。印制板層數(shù)每增加兩層,板費(fèi)要增加好幾倍。按VME64總線標(biāo)準(zhǔn),印制板厚度應(yīng)為1.6±0.2mm,即63±8mil,目前國內(nèi)的印制板設(shè)備,采用的板芯一般最薄的為5mil厚,銅層厚度有0.5盎司、1.0盎司、1.5盎司等規(guī)格,如果層數(shù)太多,印制板厚度無法滿足要求。

  1.2.2阻抗考慮

  PCI2.2規(guī)范要求PCB上的信號(hào)線在未焊接器件之前的特征阻抗為60Ω-

  100Ω,VME64規(guī)范要求PCB上的信號(hào)線在未焊接器件之前的特征阻抗為50Ω-60Ω。按目前的集成電路生產(chǎn)工藝,50Ω-100Ω的阻抗是比較合適的,不同的信號(hào)有一些差別?,F(xiàn)在比較好的PCB加工設(shè)備,能加工線寬4mil、間距4mil的印制線。根據(jù)阻抗要求和目前PCB加工設(shè)備現(xiàn)狀,信號(hào)線基本采用5mil線寬和5mil間距,對有些信號(hào)線的阻抗,如果層間距和印制板基材介電常數(shù)調(diào)整無法滿足要求,可以采用4mil的信號(hào)線布線

  1.2.3傳輸速度

  PCI2.2規(guī)范要求PCB上的信號(hào)線在無負(fù)載時(shí)的傳輸速度為150ps/inch-190ps/inch。PCB上的信號(hào)線在無負(fù)載情況下的傳輸速度只與介質(zhì)材料的介電常數(shù)相關(guān),所以選取介質(zhì)材料的介電常數(shù)時(shí)除了考慮它對印制線特征阻抗的影響外,還應(yīng)考慮它對印制線傳輸速度的影響。

  1.2.4整板層疊及阻抗設(shè)計(jì)

  綜合以上三點(diǎn),最后采用12層印制板,其中8個(gè)信號(hào)層(包括元件層),兩個(gè)地層,一個(gè)3.3V電源層,一個(gè)混合電源層(包括5V、2V、兩個(gè)2.5V)。用HyperLynx軟件優(yōu)化出來的PCB層疊結(jié)構(gòu)如圖2-2所示,總厚度為65.7mil,即1.67mm,滿足VME64規(guī)范要求。

  


1.3時(shí)鐘信號(hào)阻抗匹配

  時(shí)鐘信號(hào)是各設(shè)備工作的基礎(chǔ),所以時(shí)鐘信號(hào)的質(zhì)量尤為重要,在PCB設(shè)計(jì)時(shí)要慎重對待。

  板上時(shí)鐘信號(hào)很多,主要高速時(shí)鐘信號(hào)如圖2-3所示。

  

 

  時(shí)鐘芯片的輸出信號(hào)阻抗一般都比較小。芯片MPC950的輸出阻抗為7ohm,芯片AV9155的輸出阻抗為10ohm。本板上的時(shí)鐘信號(hào)都是點(diǎn)對點(diǎn)連接,所以采用串行端接進(jìn)行阻抗匹配電路設(shè)計(jì)。

  具體串連電阻的大小由HyperLynx仿真后決定。

  1.4L2Cache總線和60x總線信號(hào)完整性分析

  本板的L2Cache總線工作頻率200Mhz,60x總線工作頻率100MHz,是板上工作頻率最高的部分。依據(jù)MPC755、MPC107、PowerSpan的芯片手冊,阻抗在50ohm~70ohm之內(nèi)比較合適,按前面層疊結(jié)構(gòu)的設(shè)計(jì),5mil的信號(hào)線寬是可以保證阻抗要求的。

  因?yàn)榘迳线@兩個(gè)總線的負(fù)載最多為2個(gè)負(fù)載,且這幾個(gè)芯片之間的距離很近,相關(guān)的PCB走線很短,所以信號(hào)時(shí)序關(guān)系一般能夠滿足要求(盡管其工作頻率很高)。下面給出L2Cache總線上典型時(shí)鐘線、地址線以及數(shù)據(jù)線的PCB走線圖以及在HyperLynx仿真軟件的BoardSim工具下的仿真波形。MPC755、MPC107、PowerSpan和GVT71128芯片的IBIS模型均來自于芯片廠商(Motorola、TUNDRA和GALVENTECH)。

  

 

  

 

  


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