基于FPGA的天線選通電路設(shè)計(jì)

 某定向設(shè)備采用多普勒效應(yīng)測(cè)向原理，即當(dāng)天線振子做圓周運(yùn)動(dòng)時(shí)，天線振子本身與目標(biāo)信號(hào)源就會(huì)產(chǎn)生相對(duì)速度，使振子感應(yīng)到的信號(hào)產(chǎn)生了多普勒頻移，通過對(duì)振子感應(yīng)信號(hào)相位的處理，從而達(dá)到測(cè)向的目的。而為了提高天線系統(tǒng)的可靠性、穩(wěn)定性以及數(shù)據(jù)處理的可行性，采取的措施是利用脈沖電信號(hào)依次打通天線8根振子，通過取樣的步進(jìn)方式代替振子的機(jī)械圓周旋轉(zhuǎn)，因此設(shè)計(jì)一個(gè)穩(wěn)定可靠的天線選通電路就成為了系統(tǒng)的首要目標(biāo)。傳統(tǒng)的方式一般都是采用數(shù)字集成塊電路實(shí)現(xiàn)，一方面需要的集成塊較多，電路板較大;二是容易受到外界的影響，脈沖的相位對(duì)準(zhǔn)相對(duì)較難。為了解決以上問題，本文采用FPGA技術(shù)，對(duì)此電路進(jìn)行了重新設(shè)計(jì)，并在電路設(shè)計(jì)過程中利用Quartus II軟件對(duì)設(shè)計(jì)電路進(jìn)行了功能的模擬仿真，提高了電路設(shè)計(jì)的可靠性，簡(jiǎn)化了電路設(shè)計(jì)與調(diào)試的難度，縮短了開發(fā)周期，有效的降低了開發(fā)成本，提高了設(shè)備生產(chǎn)、升級(jí)換代的效率。

1 電路設(shè)計(jì)

1.1 設(shè)計(jì)思想

本電路采用典型的自頂向下(Top—Down)設(shè)計(jì)結(jié)構(gòu)。就是從系統(tǒng)總體要求出發(fā)，在頂層進(jìn)行功能結(jié)構(gòu)的劃分和設(shè)計(jì)，在方框圖一級(jí)進(jìn)行仿真與糾錯(cuò)，并用硬件語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。這樣以來，有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)中的失誤，避免設(shè)計(jì)浪費(fèi)，同時(shí)減少了邏輯功能的仿真量，提高了設(shè)計(jì)的一次性成功率。

具體到本電路的設(shè)計(jì)，由于信號(hào)源采用的是規(guī)格為1224 kHz晶振，所要得到的打通天線振子的脈沖信號(hào)是8路有效電平依次到達(dá)的脈沖信號(hào)，即要求8路脈沖信號(hào)的相位依次嚴(yán)格對(duì)應(yīng)。最后對(duì)低電平有效的打通脈沖進(jìn)行反向驅(qū)動(dòng)放大，從而得到我們所需要的天線打通脈沖，控制天線振子依次導(dǎo)通，實(shí)現(xiàn)多普勒效應(yīng)測(cè)向。結(jié)合以上對(duì)電路功能的基本分析，利用自頂向下結(jié)構(gòu)對(duì)電路進(jìn)行設(shè)計(jì)，從輸入輸出信號(hào)關(guān)系看，需要由頻率高的信號(hào)得到信號(hào)較低的信號(hào)，因此，首先需要對(duì)信號(hào)進(jìn)行分頻，同時(shí)由于信號(hào)源產(chǎn)生的是1路脈沖信號(hào)，而要得到的是8路打通信號(hào)，所以電路還要包括一個(gè)8分路的功能電路，具體可以采用計(jì)數(shù)、譯碼器來實(shí)現(xiàn)。

通過以上的分析，將電路整體功能分步、分模塊實(shí)現(xiàn)，首先進(jìn)行分頻，將晶體振蕩器信號(hào)進(jìn)行分頻，初步得到一路1.36 kHz方波信號(hào)，然后再將此一路方波信號(hào)分成8路170Hz打通脈沖信號(hào)，并使8路脈沖信號(hào)的有效電平依次出現(xiàn)，嚴(yán)格對(duì)準(zhǔn)，保證在同一時(shí)間內(nèi)只且只有一根振子被打通，從而滿足系統(tǒng)的要求，綜上所述，本電路中要包含分頻模塊、計(jì)數(shù)模塊和譯碼模塊(分路)以及外圍電路。

1.2 硬件電路原理示意圖

根據(jù)設(shè)計(jì)思想中對(duì)電路設(shè)計(jì)的分析，信號(hào)源和反向驅(qū)動(dòng)放大電路為外圍電路，中間對(duì)信號(hào)的處理通過FPCA來實(shí)現(xiàn)，具體示意圖如圖1所示。

1.3 FPGA電路的VHDL編程實(shí)現(xiàn)與分析

本文中電路采用了典型的Top-Down設(shè)計(jì)結(jié)構(gòu)，也就是將電路分解成幾個(gè)相對(duì)獨(dú)立的功能模塊，通過VHDL編程實(shí)現(xiàn)后，生成獨(dú)立的元件，然后在TOP結(jié)構(gòu)下調(diào)用生成的功能模塊或庫中已有的模塊，完成所要設(shè)計(jì)的電路，從而滿足電路功能的要求。因此電路可以分解成了分頻模塊和計(jì)數(shù)譯碼模塊(8分路)兩大獨(dú)立的設(shè)計(jì)單元，具體實(shí)現(xiàn)如下。

1.3.1 分頻模塊

設(shè)備中信號(hào)源頻率為1 224 kHz，因此要得到1.36kHz信號(hào)，就是對(duì)信號(hào)進(jìn)行900分頻。通過VHDL語言可以直接實(shí)現(xiàn)900分頻，并得到占空比為1：1的分頻信號(hào)，但此方案過程中計(jì)數(shù)值較大，不利于電路實(shí)現(xiàn)，因此本文中采用多級(jí)分頻電路串聯(lián)的方式來實(shí)現(xiàn)，即采用三級(jí)分頻電路，第一級(jí)實(shí)現(xiàn)9分頻(輸出信號(hào)占空可以為1：1，也可以不是)，后兩級(jí)采用10分頻(輸出信號(hào)占空比1：1)，避免了單個(gè)過程計(jì)數(shù)過大的缺點(diǎn)，同時(shí)也滿足系統(tǒng)設(shè)計(jì)的需要。其中9分頻具體程序(占空比不是1：1)如下：

源代碼：

以上是9分頻模塊的源代碼，輸出信號(hào)占空比不是1：1，但不影響后面對(duì)信號(hào)的處理。在10分頻模塊中采用輸出占空比為1：1的方式，具體實(shí)現(xiàn)代碼如下。

源代碼：

1.3.2 計(jì)數(shù)譯碼模塊

要將1.36 kHz方波信號(hào)轉(zhuǎn)換成8路170 Hz的打通脈沖信號(hào)，可以通過計(jì)數(shù)和譯碼來實(shí)現(xiàn)。具體模塊設(shè)計(jì)為采用三位輸出的計(jì)數(shù)器和3—8譯碼器。其中VHDL源程序可以引用現(xiàn)成的標(biāo)準(zhǔn)源代碼來實(shí)現(xiàn)，也可以根據(jù)實(shí)際情況自行編寫，比較簡(jiǎn)單，這里不再羅列。同時(shí)對(duì)于計(jì)數(shù)、譯碼這樣的通用模塊，可以在Top結(jié)構(gòu)中直接從庫中調(diào)用。

2 電路的功能仿真及結(jié)果

2. 1 電路功能仿真

本電路的設(shè)計(jì)采用了Quartus II軟件進(jìn)行功能仿真。Quartus II是Altera提供的現(xiàn)場(chǎng)可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)開發(fā)綜合環(huán)境。Quartus II支持Altera的IP核，包含了LPM/MegaFunetion宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性，加快了設(shè)計(jì)速度。此外，Quartus II通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)。其支持Altera的片上可編程系統(tǒng)開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)，適用于實(shí)際電路的設(shè)計(jì)與仿真，可以大大縮短電路開發(fā)的周期，提高設(shè)計(jì)的效率。

在分層電路設(shè)計(jì)中，Quartus II可以采用兩種結(jié)構(gòu)。第一種結(jié)構(gòu)就是每個(gè)模塊分別建立一個(gè)工程文件，在每個(gè)工程中分別調(diào)試單元電路，調(diào)試通過后，生成器件，然后再TOP中調(diào)用元件即可;另一種就是所有模塊文件統(tǒng)一放在一個(gè)工程文件中，每個(gè)模塊調(diào)試時(shí)設(shè)置成置頂即可，相互之間沒有影響，然后生成器件在Top文件中進(jìn)行調(diào)用。本文電路的設(shè)計(jì)與仿真采用了第二種方法，統(tǒng)一放置在一個(gè)工程文件中，便于文件的管理，提高了設(shè)計(jì)與仿真過程的效率。

對(duì)于TOP-Down結(jié)構(gòu)，頂層設(shè)計(jì)有兩種輸入方式，一種是采用VHDL語言編程，利用例化語句將各個(gè)組成模塊進(jìn)行邏輯連接，從而實(shí)現(xiàn)電路功能;另一種方式就是采用電路圖輸入方式，分別調(diào)用庫中已有或編程生成的器件，最終實(shí)現(xiàn)電路設(shè)計(jì)實(shí)現(xiàn)。本文設(shè)計(jì)電路采用原理圖輸入的方式，在Top結(jié)構(gòu)中最后形成的電路原理圖如圖2所示。

2.2 仿真結(jié)果與分析

2.2.1 分頻模塊仿真結(jié)果

本電路中共有3級(jí)分頻電路，采用串聯(lián)方式連接，分別為一級(jí)9分頻和兩級(jí)10分頻，需要得到占空比為1：1的信號(hào)，因此10分頻電路輸出必須為占空比為1：1的方波信號(hào)，單10分頻模塊仿真結(jié)果如圖3所示，能夠得到占空比1：1的方波信號(hào)，滿足了電路的設(shè)計(jì)要求。

2.2.2 選通電路仿真結(jié)果

從上文中可以知道，設(shè)計(jì)天線選通電路的目的就是產(chǎn)生8路天線打通脈沖，且有效脈沖應(yīng)該是依次出現(xiàn)的，每一時(shí)刻有且僅有一路信號(hào)是有效的，同時(shí)還應(yīng)按照順序依次有效。本設(shè)計(jì)總體電路功能仿真結(jié)果如圖4所示。從仿真結(jié)果中可以看出，在輸入一路時(shí)鐘(CLK)信號(hào)的情況下，8路輸出端中每一時(shí)刻僅有1位為0，也就是1位有效，且為0的位是按順序依次出現(xiàn)的，因此電路設(shè)計(jì)輸出結(jié)果滿足系統(tǒng)對(duì)電路的要求，同時(shí)也說明電路設(shè)計(jì)是成功的。

3 結(jié)論

本文采用VHDL語言的層次化和模塊化的設(shè)計(jì)方法，對(duì)系統(tǒng)的邏輯行為進(jìn)行描述，然后通過綜合工具進(jìn)行結(jié)構(gòu)的綜合、編譯、仿真，可在短時(shí)間內(nèi)設(shè)計(jì)出高效、穩(wěn)定、符合要求的電路系統(tǒng)，而且在不變化頂層文件的情況下即可任意升級(jí)、完善模塊電路。硬件描述語言VHDL為設(shè)計(jì)提供了更大的可移植性和可擴(kuò)展性，使程序具有更高的通用性，較好的達(dá)到了系統(tǒng)對(duì)本電路的要求。同時(shí)，基于VHDL語言的FPGA技術(shù)是近年來新興技術(shù)，功能強(qiáng)大，速度快，應(yīng)用領(lǐng)域光，在軍事、醫(yī)療、通信、視頻技術(shù)等領(lǐng)域都得到了廣泛的應(yīng)用。雖然目前利用FPGA成本偏高，但是隨著產(chǎn)量的增加和應(yīng)用的進(jìn)一步拓展，成本必將進(jìn)一步降低。因此，本文中電路設(shè)計(jì)采用了FPGA技術(shù)，符合設(shè)備未來發(fā)展需求，為將來設(shè)備的升級(jí)換代提供了必要保障。