PCB布線抗干擾很重要，這些設(shè)計原則需要隨時牢記!

時間：2017-12-27 12:05:46

關(guān)鍵字： pcb布線抗干擾設(shè)計原則

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[導(dǎo)讀]接地線應(yīng)盡量加粗，致少能通過3倍于印制板上的允許電流，一般應(yīng)達2~3mm。

一、地線布置：

1、數(shù)字地與模擬地分開。

2、接地線應(yīng)盡量加粗，致少能通過3倍于印制板上的允許電流，一般應(yīng)達2~3mm。

3、接地線應(yīng)盡量構(gòu)成死循環(huán)回路，這樣可以減少地線電位差。

二、電源線布置：

1、根據(jù)電流大小，盡量調(diào)寬導(dǎo)線布線。

2、電源線、地線的走向應(yīng)與資料的傳遞方向一致。

3、在印制板的電源輸入端應(yīng)接上10~100μF的去耦電容。

三、去耦電容配置：

1、去耦電容的引線不能太長，尤其是高頻旁路電容不能帶引線。

2、印制板電源輸入端跨接10~100μF的電解電容，若能大于100μF則更好。

3、每個集成芯片的Vcc和GND之間跨接一個0.01~0.1μF的陶瓷電容。如空間不允許，可為每4~10個芯片配置一個1~10μF的鉭電容。

4、對抗噪能力弱，關(guān)斷電流變化大的器件，以及ROM、RAM，應(yīng)在Vcc和GND間接去耦電容。

5、在單片機復(fù)位端“RESET”上配以0.01μF的去耦電容。

四、器件配置：

1、時鐘發(fā)生器、晶振和CPU的時鐘輸入端應(yīng)盡量靠近且遠離其它低頻器件。

2、小電流電路和大電流電路盡量遠離邏輯電路。

3、印制板在機箱中的位置和方向，應(yīng)保證發(fā)熱量大的器件處在上方。

五、功率線、交流線和信號線分開走線

功率線、交流線盡量布置在和信號線不同的板上，否則應(yīng)和信號線分開走線。

六、其它原則：

1、布線時各條地址線盡量一樣長短，且盡量短。

2、總線加10K左右的上拉電阻，有利于抗干擾。

3、PCB板兩面的線盡量垂直布置，防相互干擾。

4、去耦電容的大小一般取C=1/F，F(xiàn)為數(shù)據(jù)傳送頻率。

5、不用的管腳通過上拉電阻(10K左右)接Vcc，或與使用的管腳并接。

6、發(fā)熱的元器件(如大功率電阻等)應(yīng)避開易受溫度影響的器件(如電解電容等)。

7、采用全譯碼比線譯碼具有較強的抗干擾性。

為扼制大功率器件對微控制器部分數(shù)字元元電路的干擾及數(shù)字電路對模擬電路的干擾，數(shù)字地、模擬地在接向公共接地點時，要用高頻扼流環(huán)。這是一種圓柱形鐵氧體磁性材料，軸向上有幾個孔，用較粗的銅線從孔中穿過，繞上一兩圈,這種器件對低頻信號可以看成阻抗為零,對高頻信號干擾可以看成一個電感..(由于電感的直流電阻較大,不能電感作為高頻扼流圈)。

當(dāng)印刷電路板以外的信號線相連時，通常采用屏蔽電纜。對于高頻信號和數(shù)字信號，屏蔽電纜的兩端都接地，低頻模擬信號用的屏蔽電纜，一端接地為好。

對噪聲和干擾非常敏感的電路或高頻噪聲特別嚴重的電路，應(yīng)該用金屬罩屏蔽起來。鐵磁屏蔽對500KHz的高頻噪聲效果并不明顯，薄銅皮屏蔽效果要好些。使用鏍絲釘固定屏蔽罩時，要注意不同材料接觸時引起的電位差造成的腐蝕。

七、用好去耦電容

集成電路電源和地之間的去耦電容有兩個作用：一方面是本集成電路的蓄能電容，另一方面旁路掉該器件的高頻噪聲。數(shù)字電路中典型的去耦電容值是0.1μF。這個電容的分布電感的典型值是5μH。0.1μF的去耦電容有5μH的分布電感，它的并行共振頻率大約在7MHz左右，也就是說，對于10MHz以下的噪聲有較好的去耦效果，對40MHz以上的噪聲幾乎不起作用。

1μF、10μF的電容，并行共振頻率在20MHz以上，去除高頻噪聲的效果要好一些。

每10片左右集成電路要加一片充放電電容，或1個蓄能電容，可選10μF左右。最好不用電解電容，電解電容是兩層薄膜卷起來的，這種卷起來的結(jié)構(gòu)在高頻時表現(xiàn)為電感。要使用鉭電容或聚碳酸酯電容。

去耦電容的選用并不嚴格，可按C=1/F，即10MHz取0.1μF,100MHz取0.01μF。

在焊接時去耦電容的引腳要盡量短，長的引腳會使去耦電容本身發(fā)生自共振。例如1000pF的瓷片電容引腳長度為6.3mm時自共振的頻率約35MHz，引腳長12.6mm時為32MHz。

八、降低噪聲和電磁干擾的經(jīng)驗

印刷電路板的抗干擾設(shè)計原則：

1.　可用串個電阻的辦法，降低控制電路上下沿跳變速率。

2.　盡量讓時鐘信號電路周圍的電勢趨近于0，用地線將時鐘區(qū)圈起來，時鐘線要盡量短。

3.　時鐘線垂直于I/O線比平行于I/O線干擾小。

4.　I/O驅(qū)動電路盡量靠近印制板邊。

5.　閑置不用的門電路輸出端不要懸空，閑置不用的運放正輸入端要接地，負輸入端接輸出端。

6.　盡量用45°折線而不用90°折線, 布線以減小高頻信號對外的發(fā)射與耦合。