FPGA高速收發(fā)器設計原則

高速收發(fā)器(SERDES)的運用范圍十分廣泛， 包括通訊、計算機、工業(yè)和儲存，以及必須在芯片與芯片/模塊之間、或在背板/電纜上傳輸大量數(shù)據(jù)的系統(tǒng)。但普通高速收發(fā)器的并行總線設計已無法滿足現(xiàn)在的要求。將收發(fā)器整合在FPGA中，成為解決這一問題的選擇辦法。

高速設計用FPGA

具備嵌入式數(shù)Gb收發(fā)器的低功耗FPGA架構(gòu)，它能讓設計人員利用高生產(chǎn)率的EDA工具提供實體層和邏輯層建構(gòu)模塊，研發(fā)出低成本的小型系統(tǒng)，使得設計師能夠快速解決協(xié)議和速率的變化問題，以及為了提高性能和增加新功能時，必須進行設計修改所面臨的重新編程問題，這些迫切需求的靈活性無法在ASIC和ASSP方案中獲得。FPGA提供了一種單芯片解決方案，克服了多芯片方案中的互通作業(yè)、布線和功率問題。FPGA中的收發(fā)器在克服訊號完整性問題的同時，也能工作在一系列不同的系統(tǒng)或協(xié)議環(huán)境中。

收發(fā)器選擇考慮

收發(fā)器的選擇對于要獲得所需的功能設計而言相當關鍵。設計師必須在設計初期階段就分析收發(fā)器的功能和性能，并融合頻寬需求、協(xié)議、多媒體類型、EMC和互通作業(yè)性所決定的設計準則指導選擇。收發(fā)器的選擇應該包括規(guī)格的符合性驗證；針對抖動、噪音、衰減和不連續(xù)性等不利條件下的免疫能力或補償能力；以及應用中的傳輸媒介的類型。根據(jù)目前多數(shù)組件存在的收發(fā)器錯誤紀錄，不難發(fā)現(xiàn)將混合訊號收發(fā)器整合在數(shù)字電路FPGA中僅取得了有限的成功。因此，系統(tǒng)設計師在驗證市場需求時要特別小心，要緊盯著制程、電壓、溫度、核心以及I/O端口，還有硅芯片生產(chǎn)能力等各方面的驗證工作。

*估收發(fā)器發(fā)射性能的重要工具是眼圖。這是建構(gòu)在一系列分層PRBS周期上的發(fā)射機波形圖量度。透過利用眼狀模板，眼圖可用來顯示特定指針的符合性。如果波形沒有侵占眼圖模板的張開區(qū)，通常意味著它符合抖動、噪音和幅度指針。另外，為確保采用隨機性較高的PRBS序列，并將在示波器上擷取的波形采樣數(shù)量減到最少，以便它們不會被錯誤地表征較差的PRBS性能，需要一個非常謹慎的方案。

在決定生產(chǎn)制程時，收發(fā)器眼圖性能更顯重要。在選擇正確組件時還有下述許多其它因素要考慮。

訊號完整性

對芯片內(nèi)或芯片與模塊間的通訊來說，無論通訊是透過背板、電纜還是同一電路板上的直接連接，具有嵌入式收發(fā)器的FPGA都是理想的選擇。用串行收發(fā)器取代平行高速總線可簡化系統(tǒng)設計。在速度高時，并行總線容易遭受干擾和串擾，使得布線相當復雜，有時甚至無法實現(xiàn)。而極具強韌性的串行收發(fā)器能簡化布局設計，減少零組件和連接器數(shù)量，還能減少PCB層數(shù)。在具有相同的總線頻寬時，串行接口的功耗也比并行端口小。

但收發(fā)器的更高數(shù)據(jù)率意味著非理想的傳輸線效應會使布線更加困難。人們普遍采用FR4板進行PCB設計，因為FR4的制造通常采用玻璃纖維和環(huán)氧材料，因此具有容易制造、阻燃、易鉆孔、低成本等特點。遺憾的是，當數(shù)據(jù)率較高時，各層中的銅線會產(chǎn)生‘趨膚效應’，高頻訊號掠過導體的表面，減少了傳導區(qū)域，增加了訊號衰減。FPGA設計師通常對數(shù)Gb訊息信道中傳送的訊號頻率點了解較少，由于FR4介電材料本身對衰減的影響就極大，在只有幾Gb的數(shù)據(jù)率上，衰減有可能超過20dB。為了克服這些問題，具有收發(fā)器的Stratix II GX FPGA包含了發(fā)射機和接收機內(nèi)部的一些功能，可繼續(xù)使用便宜的FR4 PCB材料。

預加重

在數(shù)Gb速率時，設計師無法簡單地透過放大訊號解決訊號損失問題，因為這將增大功耗并引起眼圖的閉合。眼圖閉合可能是由發(fā)射緩沖的阻抗變壞所引起。在布局上或連接器中，反射能量的強度呈現(xiàn)出近端的不連續(xù)性。預加重透過加重任何訊號變化后的第一個數(shù)據(jù)符號來對發(fā)射訊號進行預失真處理，消除訊息信道中脈沖響應的前端過沖和后沿拖尾。

Stratix II GX收發(fā)器提供可程序的預加重功能，允許用戶根據(jù)傳輸媒介和驅(qū)動能力，在3個抽頭中選取每個抽頭13級中的任意一級。最大的預加重為500%，這對張開1.25m Molex GbX背板上速率為6.25Gbps的眼圖來說已經(jīng)足夠。

接收機均衡

預加重是克服傳輸線損耗的有效方法，不過較高的驅(qū)動強度將產(chǎn)生電磁干擾(EMI)，并且會使系統(tǒng)容易遭受近場的串擾。張開接收機眼圖的一種替代方案或互補方案是利用接收機均衡技術。在許多應用中利用均衡技術來克服損耗并實現(xiàn)誤碼性能改善是可能的。FPGA中的接收均衡透過在接收機端放大訊號中的高頻分量來補償傳輸損耗，而低頻分量保持不變，這將有效地使訊息信道的s-21插入損耗曲線反轉(zhuǎn)，使得總訊息信道的頻率響應變得最平坦。均衡技術還可以與預加重技術一起使用，來補償具有特殊挑戰(zhàn)性的鏈路。

Stratix GX II收發(fā)器是完全可編程的，無論在設計或應用階段，都能在系統(tǒng)工作過程中進行編程，并能與遠距設備及在工作條件很差的環(huán)境下實現(xiàn)互通作業(yè)性。這使用戶得以配置均衡器，使其在各種訊息信道長度上工作。最大的均衡水平是17dB，采用4級峰值放大器來實現(xiàn)。這確保了所配置的系統(tǒng)能實現(xiàn)組件速率高達6.375Gbps條件下的最佳訊號完整性，而且還省去了極易傳遞誤碼、功耗大并基于DFE的外來接收機架構(gòu)。

在設計背板時需考慮的重要因素是收發(fā)器的輸出驅(qū)動能力，因為最佳訊號完整性設置會由于背板布局、背板插槽數(shù)量以及發(fā)射卡和接收卡的整體位置不同而變化。由于這種收發(fā)器優(yōu)越的訊號完整性性能，使FPGA能以6.375Gbps的速率在具有連接器的52英寸FR4背板上工作。這種可編程能力和極具強韌性的設計加上低功耗特性，使FPGA可工作在最具挑戰(zhàn)性的背板、電纜、芯片或模塊以及數(shù)Gb互連設備中。

可編程驅(qū)動能力

某些傳輸線損耗可透過增強差分輸出驅(qū)動器的驅(qū)動能力，以及在接收機里放大訊號電平來克服。Stratix II GX架構(gòu)允許設計師在4mA~16mA范圍內(nèi)選擇驅(qū)動能力。實際的Vod輸出驅(qū)動電壓電平取決于終端電阻值，對50Ω的傳輸線來說，標準阻值范圍是100Ω。

功率

在所有的高密度背板應用中，功率耗散都是一個主要問題。這些應用的空間有限，功耗和發(fā)熱問題必須減到最小，以確保組件溫度在沒有風力冷卻和電源供給情況下仍能保持在所要求的工作范圍內(nèi)。

為了降低收發(fā)器功耗，Stratix II GX采用了專利的PCNL輸出緩沖器技術，該技術使90奈米的PMA(實體媒體連接)層的最大功耗較具備收發(fā)器的65奈米FPGA低20%。在40寸FR4串行鏈路上，工作速率達3.1875Gbps時，每四分之一收發(fā)器(四個收發(fā)器中的一個)所需的功耗為每通道125mW，而工作速率達6.375Gbps時的功耗則為每通道225mW。每四分之一收發(fā)器可由1~2個獨立的頻率源來驅(qū)動，并具有各自獨立的頻率分配器。頻率和分頻器的結(jié)合，能在每四分之一收發(fā)器中支持四個不同的數(shù)據(jù)率，這將大幅降低功耗。利用信道的基本配置能分別判斷信道上的發(fā)射機或接收機，進一步節(jié)省Stratix II GX收發(fā)器的功率。

協(xié)議支持

先進的FPGA設計方法能大幅甚至徹底省去設計和驗證FPGA與收發(fā)組件間數(shù)據(jù)信道所需的工作和時間。為了使收發(fā)器在滿足特定協(xié)議標準時還能具有一定的余量，并能在*Mbps到6.375Gbps的數(shù)據(jù)速率范圍內(nèi)正常工作，Stratix II GX收發(fā)器經(jīng)過了精心設計，可提供經(jīng)驗證的良好性能。支持的協(xié)議標準包括PCI Express、串行數(shù)字接口(SDI)、XAUI、Gigabit以太網(wǎng)絡、HiGig+、Interlaken、SerialLite II、Serial RapidIO(SRIO)、光纖信道，以及常用的6Gbps長距和短距電界面(CEI-6G-LR/SR)。FPGA基本協(xié)議模式能讓架構(gòu)師在全速率范圍內(nèi)建構(gòu)任何符合當?shù)匦枨蠡蚓哂兄R產(chǎn)權的協(xié)議。Stratix II GX系列能滿足嚴格的SONET/SDH OC48/STM16光抖動標準，能整合FPGA的數(shù)字和協(xié)議功能，以及具備線路接口功能、背板功能、低功耗、低抖動、協(xié)議兼容的收發(fā)器。

來源同步和平行I/O支持

多數(shù)應用要求高速來源同步和并行接口提供數(shù)據(jù)平衡和管線作業(yè)。來源同步I/O(SSIO)是一種允許頻率和數(shù)據(jù)被分別(即使用LVDS訊號)發(fā)送的FPGA界面。作為一種鏈路層接口，SSIO用于將數(shù)據(jù)從收發(fā)器傳送到系統(tǒng)進行處理。來源同步I/O必須支持一個足夠高的數(shù)據(jù)頻寬，以確保能向收發(fā)器連續(xù)不斷地提供數(shù)據(jù)。來源同步I/O部份包含動態(tài)相位對齊(DPA)電路，該電路將接收機頻率訊號復制到變化的相位訊號中，并將最近的頻率訊號與進來的數(shù)據(jù)對齊。DPA能夠使來源同步接口支持更高的數(shù)據(jù)率，支持增強型數(shù)據(jù)信道開銷，進一步提高數(shù)據(jù)率，并實現(xiàn)糾錯、加密和線路編碼。

SSTL和HSTL中具有大量可提供標準I/O連接的平行I/O，適合高性能內(nèi)存接口、PCI接口等應用。具有收發(fā)器的FPGA面臨的挑戰(zhàn)是如何在具有平行I/O、SSIO和FPGA數(shù)字邏輯、且收發(fā)器所有埠在工作和被*估時可同時切換的驗證標準一致性，以及抗噪音能力和強韌的抖動性能。