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[導(dǎo)讀]在電子設(shè)計領(lǐng)域,高性能設(shè)計有其獨特挑戰(zhàn)。 高速設(shè)計的誕生 近些年,日益增多的高頻信號設(shè)計與穩(wěn)步增加的電子系統(tǒng)性能緊密相連。隨著系統(tǒng)性能的提高,PCB設(shè)計師的挑戰(zhàn)與日俱增:更微小的晶粒,更密集的電路板布局,

在電子設(shè)計領(lǐng)域,高性能設(shè)計有其獨特挑戰(zhàn)。

高速設(shè)計的誕生

近些年,日益增多的高頻信號設(shè)計與穩(wěn)步增加的電子系統(tǒng)性能緊密相連。隨著系統(tǒng)性能的提高,PCB設(shè)計師的挑戰(zhàn)與日俱增:更微小的晶粒,更密集的電路板布局,更低功耗的芯片要求。隨著所有技術(shù)的迅猛發(fā)展,我們已成為高速設(shè)計的核心,需要考慮其復(fù)雜性和所有因素。

回顧

在過去30年,PCB設(shè)計發(fā)生了很大變化。 1987年,我們認為0.5微米是技術(shù)的終結(jié)者,但今天,22納米工藝已變成了常態(tài)。如下圖所示,1985年的邊緣速率推進了設(shè)計復(fù)雜性的提升(通常為30納秒),而如今邊緣速率已變成1納秒。

過去30年邊緣速率的變化

技術(shù)進步中伴隨各種問題

技術(shù)的進步總是伴隨著一系列問題。隨著系統(tǒng)性能的提升和高速設(shè)計的采納,一些問題必須在設(shè)計環(huán)境中進行處理。下面,我們來總結(jié)一下面臨的挑戰(zhàn):

信號質(zhì)量

IC制造商傾向于更低的核心電壓和更高的工作頻率,這就導(dǎo)致了急劇上升的邊緣速率。無端接設(shè)計中的邊緣速率將會引發(fā)反射和信號質(zhì)量問題。

串擾

在高速信號設(shè)計中,密集路徑往往會導(dǎo)致串擾——在PCB上,走線間的電磁耦合關(guān)聯(lián)現(xiàn)象。

串擾可以是同一層上走線的邊緣耦合,也可以是相鄰層上的寬邊耦合。耦合是三維的。與并排走線路徑相比,平行路徑和寬邊走線會造成更多串擾。

寬邊耦合(頂部)相比于邊緣耦合(底部)

輻射

在傳統(tǒng)設(shè)計中的快速邊緣速率,即使使用與先前相同的頻率和走線長度,也會在無端接傳輸線上產(chǎn)生振鈴。這從根本上導(dǎo)致了更高的輻射,遠遠超過了無終端傳輸線路的FCC/CISPR B類限制。

10納秒(左)和1納秒(右)的邊緣速率輻射

設(shè)計解決方案

信號和電源完整性問題會間歇出現(xiàn),很難進行判別。所以最好的方法,就是在設(shè)計過程中找到問題根源,將之清除,而不是在后期階段試圖解決,延誤生產(chǎn)。通過疊層規(guī)劃工具,能更容易地在您的設(shè)計中,實現(xiàn)信號完整性問題的解決方案。

電路板疊層規(guī)劃

高速設(shè)計的頭等大事一定是電路板疊層。基板是裝配中最重要的組成部分,其規(guī)格必須精心策劃,避免不連續(xù)的阻抗、信號耦合和過量的電磁輻射。在查看您下次設(shè)計的電路板疊層時,請牢記以下提示和建議:

所有信號層需相鄰并緊密耦合至不間斷的參考平面,該平面可以創(chuàng)建一個明確的回路,消除寬邊串擾。

每個信號層的基板都鄰接至參考平面

有良好的平面電容來減少高頻中的交流阻抗。緊密耦合的內(nèi)電層平面來減小頂層的交流阻抗,極大程度減少電磁輻射。

降低電介質(zhì)高度會大大減少串擾現(xiàn)象,而不會對電路板的可用空間產(chǎn)生影響。

基板應(yīng)能適用一系列不同的技術(shù)。例如:50/100歐姆數(shù)位,40/80歐姆DDR4,90歐姆USB。

布線和工作流程

精心策劃疊層后,下一步便需關(guān)注電路板布線?;谠O(shè)計規(guī)則和工作區(qū)域的精心配置,您能夠最高效成功地對電路板進行布線。以下這些提示,能幫助您的布線更加容易,避免不必要的串擾、輻射和信號質(zhì)量問題:

簡化視圖,以便清楚查看分割平面和電流回路。為此,首先確定哪個銅箔平面(地或電源)作為每個信號層的參考平面,然后打開信號層和內(nèi)電層平面同時查看。這能幫助您更容易地看到分割平面的走線。

多重信號層(左)、頂層和相鄰平面視圖(右)

如果數(shù)字信號必須穿越電源參考平面,您可以靠近信號放置一或兩個去耦電容(100nF)。這樣,就在兩個電源之間提供了一個電流回路。

避免平行布線和寬邊布線,這會比并排布線導(dǎo)致更多串擾。

除非使用的是同步總線,否則,平行區(qū)間越短越好,以減少串擾。為信號組留出空間,使其地址和數(shù)據(jù)間隔是走線寬度的三倍。

在電路板的頂層和底層使用組合微帶層時要小心。這可能導(dǎo)致相鄰板層間走線的串擾,危及信號完整性。

按信號組的最長延遲為時鐘(或選通)信號走線,這保證了在時鐘讀取前,數(shù)據(jù)已經(jīng)建立。

在平面之間對嵌入式信號進行走線,有助于輻射最小化,還能提供ESD保護。

信號清晰度

在未來,電子設(shè)計的復(fù)雜性毫無疑問會持續(xù)增加,這會給PCB設(shè)計師帶來一系列亟待解決的挑戰(zhàn)。確保電路板疊層、阻抗、電流回路的正確配置,是設(shè)計穩(wěn)定性的基礎(chǔ)。

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