DDR3總線信號完整性測試需要關注4點
上周五到客戶處介紹DDR3信號完整性測試方案，驚訝之處是他們不僅不知道DDR3總線信號完整性測試要點，而且受某些供應商的引誘，準備購買2.5GHz的示波器來測試DDR3 1.33G總線。
商業(yè)市場上，我堅信誠實做事，踏實做事，細致做事，一定會帶來長久的生意和回報，就像我們在華東的國防生意一樣。
那么DDR總線的測試實際應該需要多少帶寬的示波器（最小要求）？
因為Jedec規(guī)范沒有給出最快的上升/下降時間，下表是基于芯片的分析和實際的情況得出的結果：
當正確選擇示波器后，我們測試DDR3總線需要關注4點：
1. 探測
如何正確的探測是測試DDR3的難點所在。
針對嵌入式系統(tǒng)，建議在設計過程中，做可測性設計，即規(guī)劃好準備測試那些信號，然后留出測試點（包括測試點附近的接地點），測試點要盡量靠近DRAM IC管腳處，因為Jedec規(guī)范的位置是BGA焊球的位置。
另外一種方法是使用BGA探頭適配器（前面文章有介紹），這是最可靠的方法，但是加工是其難點。
針對計算機系統(tǒng)，建議使用BGA探頭適配器加工幾條DIMM供測試使用，或使用ZIF探頭附件焊接幾條DIMM供測試使用（這種方法，現(xiàn)在用的比較多）。
2.讀寫信號分離
DDR總線需要測試時鐘、命令/地址、數(shù)據(jù)等，數(shù)據(jù)測試是難點，而關鍵參數(shù)是建立時間和保持時間，所以需要對讀寫信號進行分離，分離后分別測試讀和寫信號的建立時間和保持時間。
現(xiàn)在大多讀寫分離的方法是使用示波器捕獲大量數(shù)據(jù)，然后根據(jù)建立時間和保持時間的關系，從波形中間找到那些段波形是讀，哪些段波形是寫，然后再分別測試出讀寫的建立時間和保持時間，以及其他參數(shù)。如果用手動量測的話，這種方法需要花費大量時間，但是仍然不能解決測試數(shù)據(jù)量不夠的問題。
使用InfiniiScan是一種較好的方法，它使用畫圖式的圖形觸發(fā)分離出讀和寫，然后再累積成眼圖，可以累積大量的數(shù)據(jù)，然后再測試建立時間、保持時間和其他參數(shù)，分離方法如下圖：
3. 自動化一致性測試
因為DDR3總線測試信號多，測試參數(shù)多，測試工作量非常大，如果不使用自動化的方案，按Jedec規(guī)范完全測完要求的參數(shù)可能需要1到2周的時間。而自動化測試軟件可以幫助解決測試工作量的問題，正確使用的話，可以把測試時間從1-2周縮小到1-2天。
所以，建議使用自動化測試軟件，這是提高效率的一種方法。
4. 調試
對于系統(tǒng)，出現(xiàn)時鐘問題時，很多時候與供電電源有關（約占80%以上），這時候可以使用抖動分析軟件抖動趨勢圖方法進行問題根源跟蹤：因為抖動趨勢圖和其他通道信號可以同時顯示在示波器的屏幕上，當發(fā)現(xiàn)抖動趨勢圖和電源信號同步變化時，基本可以確定抖動問題是來自這個電源。
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