[導讀]在目前的嵌入式產品設計中，DDR/DDR2/DDR3 SDRAM已經(jīng)成為各種CPU、ASIC的基本組成單元。 在PCB設計過程中，為了布線方便，減少走線交叉，經(jīng)常會調整DQ數(shù)據(jù)線信號的順序，一般的原則如下： 1. bytelane內部8根數(shù)據(jù)線可
在目前的嵌入式產品設計中，DDR/DDR2/DDR3 SDRAM已經(jīng)成為各種CPU、ASIC的基本組成單元。 在PCB設計過程中，為了布線方便，減少走線交叉，經(jīng)常會調整DQ數(shù)據(jù)線信號的順序，一般的原則如下： 1. bytelane內部8根數(shù)據(jù)線可任意調整， 2. bytelane與bytelane之間也可以調整，但必須是整體調整， 注：bytelane包括DQ、DQS和DM，三種信號線必須對應一致。 原因：SDRAM只是單純的用于CPU數(shù)據(jù)存取，不帶內部命令解析，即使順序調整，也可以保證CPU存入到SDRAM的數(shù)據(jù)再次讀出來時順序與寫入順序一致。 所以判斷數(shù)據(jù)線順序是否可以調整的最基本原則就是保證讀出順序和寫入順序一致，并且從設備不帶內部命令解析。 違反上述兩者中的任何一條，都會導致邏輯混亂，功能錯誤。 舉例說明 : 1. Cavium的Video Codec ASIC外置RAM不支持線序調整， 2. 一般的CPU外接RAM均支持線序調整，如ARM等。
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