OIF CEI-11G LR和10G Base KR規(guī)范已發(fā)布了好幾年。隨著100Gbps標準的不斷演進，出于互連密度和功耗的考慮，單通道的速率也逐漸從10Gbps演變?yōu)楦叩乃俾?。比如OIF CEI-25G LR就試圖將單通道的速率從11Gbps提高到25Gbps，與此同時，將功耗限制在前一版本的1.5倍以內。雖然CEI-25G LR并未被正式發(fā)布，但一些最基本的通道參數卻已在草案中被基本確定下來。在SerDes廠商和無源通道廠商的不懈推動下，10Gbps+的速率被不斷地刷新。一些半導體廠商先后推出了15Gbps、20Gbps的SerDes，Avago公司更是在今年的DesignCon上展示了符合CEI-25 LR草案的背板驅動器和高達30Gbps的SerDes。
雖然25Gbps背板規(guī)范并未被發(fā)布，相關的SerDes也還未量產，但光通信廠商早就開始了40Gbps DQPSK的應用，將PCB上單一通道的速率推進到20Gbps。背板方面，雖然國內廠商只能拿到15Gbps的SerDes，但毫無疑問，不用多久，20Gbps以上的SerDes也會被開放。因此，本文將試圖對25Gbps無源通道設計時遇到的挑戰(zhàn)(尤其是在信號完整性方面)進行分析和探討。
一個完整的25Gbps鏈路的構成通常如圖1所示。
圖1：25Gbps完整鏈路示意，TP1~TP4為測試點。
25Gbps鏈路也是一個典型的點對點拓撲，發(fā)射端和接收端均做了信號處理，即我們通常所說的均衡。一般發(fā)射端被稱為加重，接收端被稱為均衡。其中發(fā)射端的加重又分為預加重和去加重;接收端的均衡又分為模擬均衡和數字均衡，分別為CTLE和DFE。發(fā)射端和接收端的均衡通常被用來補償數據在有損鏈路中傳輸時的損耗，以便在接收端獲得張開的眼圖以及符合規(guī)范的BER。25G無源通道主要被用于芯片間(chip-chip)，芯片與模塊間(chip-module)或者背板的應用中。在信號完整性方面遇到的挑戰(zhàn)主要包括傳輸損耗、反射和串擾。
對抗傳輸損耗
無源通道就像一個低通濾波器，總是會降低傳輸信號的幅度。信號在通過連接器、PCB走線、過孔、IC引腳和線纜等無源鏈路中的每一部分時，總會造成幅度上的損失和抖動的累積。當信號到達接收端時，眼圖通常已經閉合(圖2、圖3)。作為鏈路的設計者，通常需要設法降低傳輸過程中的損耗，這也被稱為插損。以背板為例，25Gbps無源通道的損耗主要由高速連接器、過孔和走線造成。
圖2：CEI-25 LR鏈路示意圖。
圖3：興森快捷高速實驗室25Gbps眼圖實測：分別對應于發(fā)射端、一半通道長度以及接收端測得的眼圖。
一旦選定了連接器，其本身的插損也就被確定下來。大多數背板連接器都采用壓接方式設計，所以設計者唯一要做的就是盡可能地優(yōu)化過孔，將過孔的插損減到最小。由于連接器廠商一般會推薦連接器的布局(layout)方式，設計者能做的就是將過孔的分支(stub)減至最小，常見的方法有背鉆。除此之外，在實際的板級設計中，經常會遇到表面微帶線轉換到帶狀線的做法，針對這種狀況要找出最優(yōu)的過孔實在不易。因為過孔在高速率下的模型非常復雜，而影響過孔的主要因素有孔徑、孔深、反焊盤和過孔鍍銅厚度。通常使用仿真軟件仿真不同過孔的S參數，從而找出最優(yōu)的過孔。另外，過孔性能與頻率相關。在不同的上升沿下，過孔所表現(xiàn)的性能并不一樣，這時需要設計者對其做出一定的權衡和取舍。事實上，仿真和實測結果之間一般存在著誤差，并且有時誤差會相當大，這一差異產生的原因是由于實際制造工藝并不能像仿真時那樣理想，在信號速率越高時越是如此。
不斷的仿真和測試可以幫助設計者找出最優(yōu)的過孔(圖4)。興森快捷公司在CPCA期間展示的100G以太網板，就是經過兩版仿真和實測驗證才找出的適合單通道28G速率的信號過孔。如果放在以前，在28G速率時竟然還能打孔設計，這幾乎是天方夜譚。很多公司的設計規(guī)范里都有規(guī)定，10G速率的PCB布線不能打孔，這就是因為過孔的參數特性很難控制，人們缺少必要的手段和條件對其進行研究和驗證。為此，興森快捷的高速實驗室投入了大量的人力與物力，致力于高速無源鏈路的研究，努力幫助客戶打通高速無源鏈路的設計瓶頸。
圖4：某板材損耗的仿真和實測對比：需要進行多次仿真修正，才能縮小理論和實測之間的差距。
PCB布線是影響傳輸損耗的另一個關鍵因素。線上損耗的主要原因有：趨膚效應、介質損耗、銅箔粗糙度和波纖效應，這幾個因素均和信號的速率相關。在設計的初始階段，設計者便會借助軟件來計算PCB布線的阻抗和損耗。軟件通常都不會單獨考慮銅箔粗糙度的影響，或者將此影響歸類到趨膚效應。而事實上，銅箔粗糙度和趨膚效應存在著區(qū)別。當速率達到10Gbps時，銅箔粗糙度的影響便不可忽略。經過興森快捷的高速實驗室的測試驗證，在25Gbps速率下，高粗糙度銅箔所產生的額外損耗往往會比低粗糙度銅箔高出很多。而在PCB制造時，PCB廠商通常都會默認為采用普通銅箔，也就是高粗糙度銅箔，這在高速設計時是常被忽略的地方。因為一般的PCB工廠都不會去研究銅箔粗糙度的影響，興森快捷公司在這方面所做的研究工作已處于業(yè)界的前列。
介質的損耗將隨著頻率的升高而越變越大(圖5)，這時能否找到一款性價比高的板材將成為成功的關鍵。因為，在如此高的速率下，即使采用以前用于10G BASE KR的改性FR4板材(如 Nelco 4000-13)也將無法滿足要求，更不用說普通的FR4。而業(yè)界原本廣為使用的Megtron 6也因為日本地震而受到很大影響，所以尋找到一款可替代的高頻板材已迫在眉睫，而新材料的認證又需要一個相對較長的周期(需要做環(huán)境測試、插損測試、眼圖測試和BER測試等)。所要用到的儀器設備包括：恒溫箱、矢量網絡分析儀或TDR、碼型發(fā)生器、采樣示波器或實時示波器以及BERT等。為了更好地對25Gbps無源通道進行量化和建模，興森快捷的高速實驗室對此做了大量的研究工作，找出了性價比更高的Megtron 6替代板材，目前興森快捷還購買了業(yè)界最大可探測面積的探針臺，10G速率以上的超高速背板及系統(tǒng)的設計已變得更加容易。
圖5：CEI-25G LR規(guī)范規(guī)定的插損要比10G Base嚴格很多。10G Base只需要考慮6GHz時的損耗，而CEI-25G LR則需要考慮12.5GHz時的損耗。
在估算通道損耗時，一般會認為介質是均勻的。事實上不同的疊層會使用不同厚度的PP(聚丙烯)，不同厚度PP的構成是不一樣的。PP主要由玻璃纖維和樹脂組成。波纖的經緯交叉點和空隙中的樹脂含量不同，這會導致介質的不均勻性，主要是波纖交叉點和空隙中的Dk和Df值區(qū)別很大。在最壞情況下，一對差分走線中的一根走在交叉線上，而另一根則走在空隙當中，這樣差分對的傳輸延遲和損耗都會不同，這將造成眼圖的閉合和造成EMI。采用Intel推薦的10度角設計是一種常規(guī)的解決玻纖效應的做法，但這通常被用于10G速率及以下，當通道速率達到25Gbps時，玻纖效應對傳輸線的影響需要被更加嚴格地進行評估。
此外，布線的方式也將影響到插損，比如傳輸線是微帶線還是帶狀線。兩者所帶來的損耗大不相同，在頻率越高的情況下區(qū)別會越大。除了損耗，兩種傳輸線周圍的電磁場分布以及傳播特性也不盡相同?？傮w而言，帶狀線會比微帶線具有更好的性能表現(xiàn)，但前提條件是，必須設計出參數和特性均可控的過孔。
所有的影響因素均需要被考慮在內，才能符合規(guī)范要求。由于仿真和測試之間存在很大的差異，需要設計者不斷修正仿真模型和優(yōu)化算法，并反復和實測結果進行對比，才能得到可信的仿真結果和經驗修正值?？刂谱杩购头瓷?/p>
傳輸鏈路中只要存在阻抗不連續(xù)，就會產生反射。S參數中用來表征反射的參數是S11，也就是常說的回波損耗。設計者要做的就是盡可能的控制無源通道中的阻抗。布線的阻抗較易控制，難于控制之處主要在于過孔和連接器(圖6)。對于連接器來說，設計者可以控制的是分支(stub)的長度。此長度越長，阻抗越不連續(xù)，反射將越厲害。對于背板，通常采用背鉆來保證。而對于過孔來說，除了要將其插損控制在最小值外，還要將其阻抗控制與傳輸線盡可能一致。
圖6：阻抗的不連續(xù)點分別由連接器和過孔所引起(興森快捷高速實驗室的某實測案例)。
此外，反射不僅會引起過沖和振鈴等信號質量的下降，而且還會給整個通道帶來額外的損耗。CEI-25G LR規(guī)范規(guī)定，回波損耗在整個奈奎斯特頻率范圍內要約優(yōu)于-10dB，這樣回波損耗所引起的插損將被控制在約0.5dB以內。而10G BASE GEN2則更是規(guī)定回損要約優(yōu)于-20dB，這樣回損所引起的插損才可忽略不計。
選擇有精密制造能力的供應商也至關重要。只有嚴格按照設計意圖進行生產制造的PCB，才能更好地保證阻抗可控。對于阻抗受控的PCB，PCB板廠商通常采用在PCB旁附加測試條(通常稱為附連邊)來測試傳輸線的阻抗。對這一點設計者需要尤其注意，某些時候測試條上的傳輸線阻抗和PCB上的傳輸線阻抗并不能良好地對應，需要設計者在設計PCB時保證設計的正確性。目前國內已有極個別廠商能夠直接檢驗PCB板上的阻抗連續(xù)性(并非檢驗測試條上的阻抗)。
多通道串擾
由于下一代100Gbps 網絡大多會采用4 x 25Gbps的架構，所以相鄰通道間的串擾表征將無法避免。由于走線間的距離可以通過犧牲布線密度來調節(jié)，所以鏈路上串擾最大的地方仍將發(fā)生在連接器端。串擾不僅會在幅度上帶來噪聲，同時還會引起時序上的抖動，這造成無用信號反射等信號的完整性問題。
對串擾進行仿真是一個難題，難度主要體現(xiàn)在高速連接器的串擾建模不易。一般連接器廠商給出的S參數或Spice模型僅局限于連接器的本身，當裝配到PCB(如背板)以后，模型的精確建立和修正將形成挑戰(zhàn)。材料特性、幾何尺寸、是否背鉆和過孔加工精度都將成為決定性因素。而當串擾模型被比較準確地建立起來之后，又將出現(xiàn)另一個挑戰(zhàn)，那就是多通道碼型信號的生成。要生成各種不同長度的碼型，以及確定是否帶有噪聲和抖動等壓力信號，需要不停地改變或掃描不同通道之間的相位、偏斜和延遲，以找出串擾的最壞情況。
除了仿真，也可以測試實際鏈路中的串擾，這樣也能驗證仿真的正確性。對于串擾的測試，傳統(tǒng)上采用VNA或TDR來測試物理結構上的串擾，但所測得的串擾大小與數據無關。也就是說，無論是VNA測試出來的串擾幅度，還是TDR測試出來的串擾最強耦合位置，均不能直接指示出是否引起了誤碼或眼圖的惡化。要測試數據的相關串擾，需要借助并行通道誤碼儀(圖7)。由于該設備可以級聯(lián)，所以能夠測試多達8個以上干擾通道的情況。
圖7：對于一個典型的背板，配置了4個近端串擾和4個遠端串擾，并監(jiān)測受害通道的誤碼和浴盆曲線。
圖7所示的配置可以將數據相關的串擾很好的表征出來，包括改變碼型發(fā)生器的幅度和去加重，得出浴盆曲線，從而找出串擾對數據的最壞影響以及減少串擾和抖動的辦法。興森快捷高速實驗室已利用此設備多次幫助客戶成功地設計出了高速背板并通過了驗證。
本文小結
當高速串行信號速率急速增進到25Gbps后，發(fā)射端和接收端的信號處理將更加復雜。由于傳輸的信號仍然是NRZ 碼型，發(fā)射端采用3抽頭(tap)的預加重，接收端采用3抽頭以上的CTLE和DFE兩級均衡來克服通道上的損耗。而要最優(yōu)化配置發(fā)射端和接收端的均衡，則需了解到通道的損耗情況。設計者只需要考慮到影響損耗的各種因素，做好充分的仿真和測試，便可以做到通道可控，包括大家所熟悉的阻抗控制、損耗控制和串擾控制。設計出的通道不僅要滿足規(guī)范，而且還要留有充足的裕量。這樣不僅不會給有源部分造成壓力，而且還會為未來的速率擴展和升級留下余地。
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