半導(dǎo)體工藝（二）

一、半導(dǎo)體工藝的節(jié)點(diǎn)和發(fā)展

半導(dǎo)體工藝上世紀(jì)末開(kāi)始飛速發(fā)展，實(shí)際上由于集成電路的發(fā)明，集成電路工藝成為半導(dǎo)體工藝的主角。其發(fā)展軌跡也印證了摩爾定律，180nm、130nm、90nm、65nm、40nm、28nm、16nm等一路發(fā)展，將其稱為技術(shù)節(jié)點(diǎn)，是ITRS(國(guó)際半導(dǎo)體技術(shù)發(fā)展藍(lán)圖)根據(jù)工藝技術(shù)的發(fā)展制定的，2010年開(kāi)始提出“等效擴(kuò)展”(而不是幾何擴(kuò)展)。

1、技術(shù)節(jié)點(diǎn)的含義：

簡(jiǎn)單地說(shuō)，在早期的時(shí)候，可以姑且認(rèn)為是相當(dāng)于晶體管的尺寸(如圖一)。這個(gè)溝道的長(zhǎng)度，和前面說(shuō)的晶體管的尺寸，大體上可以認(rèn)為是一致的。但是二者是有區(qū)別的，溝道長(zhǎng)度是一個(gè)晶體管物理的概念。后期(見(jiàn)圖一)用于技術(shù)節(jié)點(diǎn)的那個(gè)尺寸，是制造工藝的概念，二者相關(guān)，但是不相等。

主要半導(dǎo)體工藝節(jié)點(diǎn)你會(huì)發(fā)現(xiàn)是一個(gè)大約為0.7為比的等比數(shù)列，等效面積減半。當(dāng)然，前面說(shuō)過(guò)，在現(xiàn)在，這只是一個(gè)命名的習(xí)慣，跟實(shí)際尺寸已經(jīng)有差距了。

2、工藝節(jié)點(diǎn)的影響(集成度、頻率、功耗等)

理論上這個(gè)尺寸代表了工藝的先進(jìn)程度包括性能：

首先因?yàn)榫w管尺寸越小，速度就越快(圖二2004年前)。因?yàn)榫w管(在開(kāi)關(guān)電路中一般是指絕緣柵場(chǎng)效應(yīng)管)的作用，簡(jiǎn)單地說(shuō)，是把電子從一端(S)，通過(guò)一段溝道，送到另一端(D)，這個(gè)過(guò)程完成了之后，信息的傳遞就完成了。因?yàn)殡娮拥乃俣仁怯邢薜模诂F(xiàn)代晶體管中，一般都是以飽和速度運(yùn)行的，所以需要的時(shí)間基本就由這個(gè)溝道的長(zhǎng)度來(lái)決定。越短，就越快。

其次尺寸縮小之后，集成度(單位面積的晶體管數(shù)量)提升，這有多個(gè)好處，一來(lái)可以增加芯片的功能，二來(lái)更重要的是，根據(jù)摩爾定律，集成度提升的直接結(jié)果是成本的下降。這也是為什么半導(dǎo)體行業(yè)50年來(lái)如一日地追求摩爾定律的原因，因?yàn)槿绻_(dá)不到這個(gè)標(biāo)準(zhǔn)，你家的產(chǎn)品成本就會(huì)高于能達(dá)到這個(gè)標(biāo)準(zhǔn)的對(duì)手，你家就倒閉了。

再有晶體管縮小可以降低單個(gè)晶體管的功耗，根據(jù)經(jīng)典的模型(IBM提出的Dennard Scaling)下同電場(chǎng)、面積越小需要的電壓越低，因?yàn)榭s小的規(guī)則要求，同時(shí)會(huì)降低整體芯片的供電電壓，進(jìn)而降低功耗。不過(guò)單位面積功耗通常是不會(huì)明顯下降的，達(dá)到一定程度會(huì)導(dǎo)致嚴(yán)重的問(wèn)題。

有個(gè)流行的傳說(shuō)：在2000左右的時(shí)候，人們已經(jīng)預(yù)測(cè)，根據(jù)摩爾定律的發(fā)展，如果沒(méi)有什么技術(shù)進(jìn)步的話，晶體管縮小到2010左右時(shí)，其功耗密度可以達(dá)到火箭發(fā)動(dòng)機(jī)的水平，這樣的芯片當(dāng)然是不可能正常工作的。不過(guò)這是按照當(dāng)時(shí)工藝技術(shù)水平估計(jì)的，后來(lái)采取很多辦法緩解了這個(gè)過(guò)程。

不過(guò)業(yè)界現(xiàn)在也沒(méi)有找到真正徹底解決晶體管功耗問(wèn)題的方案，實(shí)際的做法是一方面降低電壓(功耗與電壓的平方成正比)，一方面不再追求時(shí)鐘頻率。因此在上圖中，2005年以后，CPU頻率不再增長(zhǎng)，性能的提升主要依靠多核架構(gòu)。這個(gè)被稱作“功耗墻”(不同于電子產(chǎn)品中人為設(shè)定的功耗墻)。

二、技術(shù)瓶頸和突破

既然提高技術(shù)節(jié)點(diǎn)(縮小 工藝)，能夠降低成本、提高性能和功能、降低功耗，所以工藝技術(shù)一段時(shí)間迅猛進(jìn)步，不過(guò)很快就遇到問(wèn)題。問(wèn)題歸納起來(lái)很簡(jiǎn)單，再縮小難度太大成本太高甚至沒(méi)辦法，而且性能沒(méi)法提高甚至?xí)陆?，還有前面提高的單位面積功耗也是一個(gè)問(wèn)題。

想說(shuō)說(shuō)晶體管結(jié)構(gòu)，這是一個(gè)最基本的絕緣柵場(chǎng)效應(yīng)晶體管的結(jié)構(gòu)示意圖，是構(gòu)成開(kāi)關(guān)電路最基本的單元。實(shí)際的結(jié)構(gòu)可能有出入，但原理不變。

Gate是柵極，可以通俗地看作控制極，Source是源極，Drain是漏極，顧名思義就是通過(guò)柵極的電壓控制源極到漏極的電流，Oxide是絕緣層(通常是直接生成的二氧化硅)，說(shuō)明是靠電場(chǎng)(和電壓成比例)而不是電流控制。

數(shù)字集成電路中大部分是這樣的開(kāi)關(guān)，開(kāi)關(guān)的特性如圖四。虛線為理想狀態(tài)，實(shí)際上不可能，藍(lán)色和紅色代表實(shí)際情況，藍(lán)色為好的狀態(tài)、紅色較差。

1、繼續(xù)縮小工藝的問(wèn)題

(1)第一個(gè)問(wèn)題是經(jīng)典模型。

經(jīng)典物理模型是基于宏觀尺度，而原子尺度的計(jì)量單位是安，為0.1nm。

10nm的溝道長(zhǎng)度，也就只有不到100個(gè)硅原子而已。晶體管本來(lái)的物理模型這樣的：用量子力學(xué)的能帶論計(jì)算電子的分布，但是用經(jīng)典的電流理論計(jì)算電子的輸運(yùn)。電子在分布確定之后，仍然被當(dāng)作一個(gè)粒子來(lái)對(duì)待，而不是考慮它的量子效應(yīng)。因?yàn)槌叽绱?，所以不需要。但是越小，就越不行了，就需要考慮各種復(fù)雜的物理效應(yīng)，晶體管的電場(chǎng)模型也不再適用。

(2)第二個(gè)問(wèn)題是出現(xiàn)了短溝道效應(yīng)。

晶體管性能依賴的一點(diǎn)是，必須要打得開(kāi)，也要關(guān)得緊。短溝道器件，打得開(kāi)沒(méi)問(wèn)題，但是關(guān)不緊，原因就是尺寸太小，內(nèi)部有很多電場(chǎng)上的互相干擾，以前都是可以忽略不計(jì)的，現(xiàn)在則會(huì)導(dǎo)致柵端的電場(chǎng)不能夠發(fā)揮全部的作用，因此關(guān)不緊。關(guān)不緊的后果就是有漏電流，簡(jiǎn)單地說(shuō)就是不需要、浪費(fèi)的電流。目前，集成電路中的這部分漏電流導(dǎo)致的能耗，已經(jīng)占到了總能耗的接近半數(shù)，所以也是目前晶體管設(shè)計(jì)和電路設(shè)計(jì)的一個(gè)最主要的目標(biāo)。

(3)第三問(wèn)題是，二氧化硅早期是一個(gè)絕妙的絕緣層，概括就是方便有效。

在尺寸縮小到一定限度時(shí)，也出現(xiàn)了問(wèn)題。別忘了縮小的過(guò)程中，電場(chǎng)強(qiáng)度是保持不變的，在這樣的情況下，從能帶的角度看，因?yàn)殡娮拥牟▌?dòng)性，如果絕緣層很窄很窄的話，那么有一定的幾率電子會(huì)發(fā)生隧穿效應(yīng)而越過(guò)絕緣層的能帶勢(shì)壘，產(chǎn)生漏電流。

可以想象為穿過(guò)一堵比自己高的墻。這個(gè)電流的大小和絕緣層的厚度，以及絕緣層的“勢(shì)壘高度”，成負(fù)相關(guān)。因此厚度越小，勢(shì)壘越低，這個(gè)漏電流越大，對(duì)晶體管越不利。而且絕緣柵場(chǎng)效應(yīng)管的開(kāi)關(guān)性能、工作電流等等，都需要擁有一個(gè)很大的絕緣層電容。

實(shí)際上，如果這個(gè)電容無(wú)限大的話，那么開(kāi)關(guān)特性，電流就會(huì)接近理想化。這個(gè)電容等于介電常數(shù)除以絕緣層的厚度。顯然，厚度越小，面積越大，介電常數(shù)越大，電容就越大，對(duì)晶體管越有利。絕緣層的厚度要不要繼續(xù)縮小。實(shí)際上在這個(gè)節(jié)點(diǎn)之前，二氧化硅已經(jīng)縮小到了不到兩個(gè)納米的厚度，也就是十幾個(gè)原子層的厚度，漏電流的問(wèn)題已經(jīng)取代了性能的問(wèn)題，成為頭號(hào)大敵。

(4)最后一個(gè)關(guān)鍵問(wèn)題是常規(guī)工藝做不出來(lái)或者能做出來(lái)但代價(jià)很大。

決定制造工藝的最小尺寸的東西，叫做光刻機(jī)。它的功能是，把預(yù)先印制好的電路設(shè)計(jì)，像洗照片一樣洗到晶片表面上去，在我看來(lái)就是一種bug級(jí)的存在，因?yàn)橥掏侣史浅５馗?。否則那么復(fù)雜的集成電路，如何才能制造出來(lái)呢?2004年intel的處理器需要30多還是40多張不同的設(shè)計(jì)模板，先后不斷地曝光，才能完成整個(gè)處理器的設(shè)計(jì)的印制。

所有用光的東西，都存在衍射。光刻機(jī)不例外。因?yàn)檫@個(gè)問(wèn)題的制約，任何一臺(tái)光刻機(jī)所能刻制的最小尺寸，基本上與它所用的光源的波長(zhǎng)成正比。波長(zhǎng)越小，尺寸也就越小，這個(gè)道理是很簡(jiǎn)單的。目前的主流生產(chǎn)工藝采用荷蘭ASML(艾斯摩爾)生產(chǎn)的步進(jìn)式光刻機(jī)，所使用的光源是193nm的特種(ArF)分子振蕩器產(chǎn)生的，被用于最精細(xì)的尺寸的光刻步驟。相比目前量產(chǎn)的晶體管尺寸一般是20nm (14nm node)，已經(jīng)有了10倍以上的物理尺寸差距，可想而知工藝的難度。

2、推進(jìn)技術(shù)節(jié)點(diǎn)的奇思妙想

上面談到了半導(dǎo)體工藝發(fā)展到2000左右，開(kāi)始遇到一系列新問(wèn)題，腳步開(kāi)始放慢。但人類(lèi)區(qū)別于動(dòng)物的就是大腦發(fā)達(dá)，而科學(xué)家工程師區(qū)別于普通人是更會(huì)利用大腦解決問(wèn)題。當(dāng)然，這需要大量的實(shí)驗(yàn)、資金還有必不可少的運(yùn)氣。

(1)IBM的SOI(絕緣硅工藝)

之前的晶體管下面都有一個(gè)非常大的硅基底，叫做耗盡層，并非主要的工作區(qū)域(溝道)，僅做為吸收平衡電荷用，但這部分會(huì)產(chǎn)生漏電流。IBM的工程師(具體我也不知道是誰(shuí))把這部分硅直接拿掉，換成絕緣層，絕緣層下面才是剩下的硅，這樣溝道就和耗盡層分開(kāi)了，因?yàn)殡娮觼?lái)源于兩極，但是兩極和耗盡層之間，被絕緣層隔開(kāi)了，這樣除了溝道之外，就避免額外漏電，同時(shí)也減少了工作區(qū)域尺寸，一舉多得。250納米之后長(zhǎng)期使用，這種工藝一直使用到今天(主要是一些相對(duì)較老的工藝)。當(dāng)然，intel等在此思路基礎(chǔ)上發(fā)展的改進(jìn)型high-k絕緣層/金屬柵工藝以及FinFET才是現(xiàn)在的主流工藝。

(2)Ge strained(鍺摻雜改性)溝道

通過(guò)在適當(dāng)?shù)牡胤綋诫s一點(diǎn)點(diǎn)的鍺到硅里面去，鍺和硅的晶格常數(shù)不同，因此會(huì)導(dǎo)致硅的晶格形狀改變，而根據(jù)能帶論，這個(gè)改變可以在溝道的方向上提高電子的遷移率，而遷移率高，就會(huì)提高晶體管的工作電流從而提高性能。這種方法對(duì)P溝道Mos更有效。intel65納米工藝j就采用了Ge strained。

(3)高K值的絕緣層和金屬柵

前面說(shuō)到二氧化硅厚底降低到一定程度會(huì)生產(chǎn)不可忽視的漏電問(wèn)題，很直接的想法就是找一種沒(méi)有這問(wèn)題同時(shí)介電常數(shù)高(更大的電容意味著更好的開(kāi)關(guān)特性)的代替材料。經(jīng)過(guò)海量的試驗(yàn)，最后找到一種名為HfO2的材料。這個(gè)就叫做high-k，這里的k是相對(duì)介電常數(shù)，也就是高介電常數(shù)材料的意思。

但是high-k材料有兩個(gè)缺點(diǎn)，一是會(huì)降低工作電流，二是會(huì)改變晶體管的閾值電壓。原因也找到了都和high-k材料內(nèi)部的偶極子(帶極性和電場(chǎng))分布有關(guān)。high-k材料的電場(chǎng)會(huì)降低溝內(nèi)的道載流子遷移率(影響電流)，并且影響在界面上的電子分布態(tài)勢(shì)(影響閾值電壓)，這樣一來(lái)就影響開(kāi)關(guān)特性了。

但是某些金屬(或者合金具體屬于商業(yè)機(jī)密)有一個(gè)效應(yīng)叫做鏡像電荷，可以中和掉high-k材料的絕緣層里的偶極子電場(chǎng)對(duì)溝道和電子分布的影響。這樣一來(lái)就兩全其美啦。intel45納米采用了這些技術(shù)各方面有一個(gè)明顯的提高，也帶來(lái)了巨大的商業(yè)利益，摩爾工藝趨勢(shì)又差不多回歸了。

(4)FinFET(英特爾叫做Tri-gate)，三柵極晶體管

傳統(tǒng)的晶體管(圖三)，在尺寸很短的晶體管里面，因?yàn)槎虦系佬?yīng)，漏電流是比較嚴(yán)重的。而大部分的漏電流，是通過(guò)溝道下方的那片區(qū)域流通的。溝道在圖上并沒(méi)有標(biāo)出來(lái)，是位于氧化絕緣層以下、硅晶圓表面的非常非常薄(一兩個(gè)納米)的一個(gè)窄窄的薄層。

溝道下方的區(qū)域被稱為耗盡層，就是大部分的藍(lán)色區(qū)域。SOI工藝解決了漏電問(wèn)題。于是，intel工程師就認(rèn)為，不如把溝道都包上絕緣層，把周?chē)甲龀鰱艠O，電容大大提高，開(kāi)關(guān)性能進(jìn)一步提高，因此就形成了圖5的結(jié)構(gòu)，本質(zhì)上就是通過(guò)增加?xùn)艠O達(dá)到提高控制能力的結(jié)果。

這是胡正明(華人美國(guó)教授)早期提出的三柵極和環(huán)柵晶體管物理理論模型得到了實(shí)現(xiàn)。

應(yīng)用于intel22/14納米工藝(應(yīng)該是迄今為止性能最好的工藝)。實(shí)際上如圖六，可以看出大面積包裹的金屬柵(Metal gate)。