基于AD9164的小型化設(shè)備研究與實(shí)現(xiàn)

0 引 言

在傳統(tǒng)無(wú)線電系統(tǒng)中，收發(fā)信道混頻時(shí)使用的本振信號(hào)采用模擬器件搭建或者使用現(xiàn)有的快跳本振模塊，無(wú)論采用哪種設(shè)計(jì)方案，電路在重量、體積、功耗上都無(wú)法滿足小型化、輕量化的設(shè)計(jì)要求?，F(xiàn)有設(shè)備射頻信號(hào)的產(chǎn)生方案是先將基帶信號(hào)變頻到中頻，通過(guò)混頻電路進(jìn)行變頻，搭配相應(yīng)的濾

波電路產(chǎn)生射頻信號(hào)，因此控制時(shí)序比較復(fù)雜 [1]。隨著芯片技術(shù)的發(fā)展，完全可以使用捷變頻芯片代替?zhèn)鹘y(tǒng)的設(shè)計(jì)方案，不僅可以減小設(shè)備體積、重量，且可有效降低功耗。

本文提出一種基于 AD9164 芯片的小型化設(shè)備設(shè)計(jì)及現(xiàn)方案，并給出實(shí)現(xiàn)方法，在保證性能指標(biāo)與原有設(shè)備相比不下降的前提下，可使設(shè)備的重量、體積及功耗明顯下降，且整個(gè)系統(tǒng)的控制時(shí)序得到簡(jiǎn)化。

1 AD9164 芯片簡(jiǎn)介

AD9164 是高性能 16 位數(shù)模轉(zhuǎn)換器（DAC）和直接數(shù)字頻率合成器（DDS），支持最高達(dá) 6 GSPS 更新速率，支持最高24 倍內(nèi)插 [2]。DAC 的內(nèi)核基于一個(gè)四通道開(kāi)關(guān)結(jié)構(gòu)，并配合 2 倍的插值濾波器，使 DAC 的有效更新速率在某些模式下高達(dá) 12 GSPS[3] ；而 DDS 由一組 32 個(gè) 32 bit數(shù)控振蕩器（NCO）組成，每一個(gè)均包含相位累加器，在基帶模式下可輸出的頻率范圍為 DC～2.5 GHz，在 NRZ 模式下可輸出的頻率范圍為 DC～ 6 GHz，在 Mix模式下可輸出的頻率范圍為1.5～7.5 GHz。結(jié)構(gòu)框圖如圖 1 所示。

AD9164 采用 8 通道 JESD204B 接口接收數(shù)據(jù) [4]，其結(jié)構(gòu)如圖 2 所示。

AD9164 可采用兩種方式產(chǎn)生單頻信號(hào)，即 NCO only 模式和 NCO 基帶直流模式。NCO only 模式只需提供所需頻率對(duì)應(yīng)的頻率控制字就可產(chǎn)生相應(yīng)的單頻信號(hào)，產(chǎn)生方法比較簡(jiǎn)單，在該模式下芯片相當(dāng)于一個(gè) DDS ；NCO 基帶直流模式則需同時(shí)提供頻率控制字和基帶數(shù)據(jù)才可產(chǎn)生相應(yīng)的單頻信號(hào)（其實(shí)質(zhì)是在芯片內(nèi)部對(duì)數(shù)據(jù)流進(jìn)行上變頻處理），該模式可直接將基帶信號(hào)變頻到射頻輸出。兩種模式的頻率控制字都為 48 bit，計(jì)算方式為：

式中：f 為所需產(chǎn)生的頻率，單位為 MHz ；fdac fdac f 為 DAC 采樣頻率，單位為 MHz。

根據(jù) AD9164 官方手冊(cè)，切換到 NCO only 模式需要改動(dòng) INTERP_MODE 寄存器（地址 0x110），而改變?cè)摷拇嫫餍鑼?JESD204B 高速鏈路進(jìn)行復(fù)位。因此，從 NCO only 模式切換到 NCO 基帶直流模式時(shí)，會(huì)重新經(jīng)歷 JESD204B 高速鏈路建立鏈接的過(guò)程，該過(guò)程需花費(fèi)近 2.5 ms 時(shí)間。在 NCO 基帶直流模式下，更換頻率碼及 IQ 數(shù)據(jù)，無(wú)需復(fù)位 JESD204B高速鏈路，整個(gè)穩(wěn)定時(shí)間在納秒級(jí)。

2 系統(tǒng)設(shè)計(jì)方案與實(shí)現(xiàn)

整個(gè)系統(tǒng)由 FPGA，AD9164 及收發(fā)信道三部分組成 [5]，設(shè)計(jì)框圖如圖 3 所示。

2.1 FPGA 算法設(shè)計(jì)

該部分主要完成 AD9164 初始化配置、收發(fā)狀態(tài)切換控制、收發(fā)頻率控制字產(chǎn)生及配置、收發(fā) IQ 數(shù)據(jù)產(chǎn)生及數(shù)據(jù)到JESD204B 鏈路的映射。FPGA 控制流程如圖 4 所示。

在本系統(tǒng)中，接收過(guò)程只需 AD9164 產(chǎn)生單頻信號(hào)，因此采用 NCO only 模式比較方便。發(fā)射過(guò)程需要使用 AD9164 內(nèi)部上變頻器產(chǎn)生所需頻率范圍的 MSK 信號(hào)，因此需要同時(shí)設(shè)置頻率控制字和發(fā)射數(shù)據(jù)，只能采用 NCO 基帶直流模式。系統(tǒng)收發(fā)鏈路的建立時(shí)間要求為微秒級(jí)，而 AD9164 兩種模式的切換時(shí)間為毫秒級(jí)，遠(yuǎn)遠(yuǎn)超過(guò)系統(tǒng)收發(fā)切換所需時(shí)間，因此，在本方案中收發(fā)過(guò)程都采用 NCO 基帶直流模式。當(dāng)處于接收過(guò)程時(shí)，F(xiàn)PGA 提供頻率控制字和 I 路數(shù)據(jù)（固定值 0x7FFF， Q 路為 0x0000）；當(dāng)處于發(fā)射過(guò)程時(shí)，F(xiàn)PGA 提供頻率控制字和 IQ 正交數(shù)據(jù)。

通過(guò) AD9164 初始化模塊配置 AD9164 為 2 lanes，24 倍內(nèi)插模式，內(nèi)核采樣速率為 5.76 GHz，初始頻率控制字為0x2AAA_AAAA_AAAB。

2.2 AD9164 數(shù)字電路設(shè)計(jì)

AD9164 電路如圖 5 所示（見(jiàn) 59 頁(yè)）。

2.3 收發(fā)信道模擬電路及本振源電路設(shè)計(jì)

收發(fā)信道模擬電路及本振源電路圖如圖 6 所示。

3 測(cè)試驗(yàn)證

對(duì)采用該設(shè)計(jì)方案所生產(chǎn)設(shè)備的發(fā)射功率、發(fā)射頻譜及接收動(dòng)態(tài)范圍進(jìn)行測(cè)試，發(fā)射頻譜測(cè)試結(jié)果如圖 7 所示。

接收動(dòng)態(tài)范圍按照原指標(biāo)進(jìn)行仍能滿足要求。相對(duì)于原設(shè)備指標(biāo)，新設(shè)備的發(fā)射頻譜及接收動(dòng)態(tài)范圍性能并未下降，但是在重量、體積、功耗方面大幅度減少。

4 結(jié) 語(yǔ)

本文提出了基于 AD9164 芯片的數(shù)字化本振設(shè)計(jì)及射頻直發(fā)設(shè)計(jì)方案，給出了具體實(shí)現(xiàn)方法，并在設(shè)備上完成了該方案的驗(yàn)證。在保持性能指標(biāo)不降低的情況下，有效減輕了設(shè)備的重量、體積及功耗，結(jié)合動(dòng)態(tài)功耗管理技術(shù)可進(jìn)一步降低設(shè)備功耗，為以后設(shè)備的小型化、輕量化設(shè)計(jì)提供了新的設(shè)計(jì)思路和實(shí)現(xiàn)方法，應(yīng)用前景廣闊。