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[導(dǎo)讀]摘要:波形平滑、頻率穩(wěn)定的正弦信號(hào)是仿真研究的重要前提。為了能夠方便地產(chǎn)生此信號(hào),文章提出了一種基于DDS技術(shù)的正弦信號(hào)發(fā)生器的設(shè)計(jì)方法。該方法利用FPGA芯片及D/A轉(zhuǎn)換器,采用直接數(shù)字頻率合成(DDS)技術(shù),設(shè)計(jì)并實(shí)現(xiàn)了相位、頻率可控的相位相差120的三相正弦信號(hào)發(fā)生器。同時(shí)把在Matlab環(huán)境中用DSPBuilder畫的原理圖轉(zhuǎn)化為VHDL語(yǔ)言,然后通過(guò)信號(hào)分析在Quartusll中模擬仿真,最終下載到FPGA試驗(yàn)箱,這樣,接上示波器即可觀察到三相正弦信號(hào)。文章給出了基于FPGA的三相正弦信號(hào)波形的設(shè)計(jì)方法,并經(jīng)軟件仿真測(cè)試驗(yàn)證及硬件測(cè)試,結(jié)果表明,該系統(tǒng)具有較高的精度和穩(wěn)定性。

引言

直接數(shù)字頻率合成器(DirectDigtalSynthesiser,DDS)與數(shù)字信號(hào)處理器(DSP)一樣,是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。與傳統(tǒng)的頻率合成器相比,DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn),廣泛應(yīng)用在電信與電子儀器領(lǐng)域,是實(shí)現(xiàn)設(shè)備數(shù)字化的一個(gè)關(guān)鍵技術(shù)。

目前,各大芯片廠商都相繼推出了高性能和多功能的DDS芯片,內(nèi)部數(shù)字信號(hào)抖動(dòng)很小,輸出信號(hào)的質(zhì)量較高。但是在某些場(chǎng)合,由于專用的DDS芯片的控制方式是固定的,故在工作方式、頻率控制等方面與系統(tǒng)的要求差距很大,數(shù)字控制器接口不便,難以滿足復(fù)雜要求,對(duì)處理速度要求較高,從而也限制了頻率進(jìn)一步的提高,同時(shí)微處理器的處理任務(wù)也更加繁重。FPGA以其可靠性高、功耗低、保密性強(qiáng)等特點(diǎn),在電子產(chǎn)品設(shè)計(jì)中得到了廣泛的應(yīng)用。本文根據(jù)實(shí)際需要,設(shè)計(jì)出符合特定需要的三相正弦DDS電路,通過(guò)實(shí)驗(yàn)證明,利用FPGA合成DDS是一個(gè)較好的解決方法,具有良好的實(shí)用性和靈活性。

1DDS的基本原理

直接數(shù)字頻率合成(DDS)技術(shù)的工作原理是基于相位和幅度的對(duì)應(yīng)關(guān)系,通過(guò)改變頻率控制字K來(lái)改變相位累加器的累加速度,然后在固定時(shí)鐘fc的控制下取樣,取樣得到的相位值通過(guò)相位幅度轉(zhuǎn)換得到與相位值對(duì)應(yīng)的幅度序列,幅度序列再通過(guò)D/A轉(zhuǎn)換就可以得到模擬波形的輸出。DDS

原理框圖如圖1所示。

基于FPGA三相正弦信號(hào)發(fā)生器的設(shè)計(jì)

在圖1中,累加器單個(gè)時(shí)鐘周期的相位增量為:

基于FPGA三相正弦信號(hào)發(fā)生器的設(shè)計(jì)

其中N為累加器字長(zhǎng),角頻率為:

基于FPGA三相正弦信號(hào)發(fā)生器的設(shè)計(jì)

DDS 的輸出頻率為 :

基于FPGA三相正弦信號(hào)發(fā)生器的設(shè)計(jì)

DDS 輸出的頻率步進(jìn)間隔 :
基于FPGA三相正弦信號(hào)發(fā)生器的設(shè)計(jì)

由式(3)可見(jiàn),相位累加器進(jìn)行線性相位累加時(shí),頻率控制字的相位增加量越大,相位累加器的溢出頻率越高,輸出信號(hào)的頻率也就越高。

2三相正弦信號(hào)系統(tǒng)框圖

系統(tǒng)結(jié)構(gòu)圖由頻率、相位控制字,數(shù)字模擬轉(zhuǎn)換器(即

D/A轉(zhuǎn)換),DDS模塊以及低通濾波器(LPF)等構(gòu)成。如圖2所示,其中頻率控制字K控制頻率的輸入,而相位控制字為P,與DDS模塊一起精確控制頻率的變化;D/A轉(zhuǎn)換是把波形對(duì)應(yīng)的數(shù)字量快速地轉(zhuǎn)換為對(duì)應(yīng)波形的模擬信號(hào);低通濾波器用于濾除階梯信號(hào)中的諧波分量。本文采用2階低通濾波電路,階梯信號(hào)通過(guò)低通濾波,使得輸出信號(hào)頻譜純度較好,失真較小。

基于FPGA三相正弦信號(hào)發(fā)生器的設(shè)計(jì)

3三相正弦信號(hào)發(fā)生器的FPGA實(shí)現(xiàn)

3.1 DSP Builder 設(shè)計(jì)流程

DSP Builder設(shè)計(jì)流程圖如圖3所示。具體步驟如下:

(1)在Matlab/Simulink中進(jìn)行設(shè)計(jì)輸入。即在Matlab 的Simulink環(huán)境中建立一個(gè)mdl模型文件,用圖形方式調(diào)用 Altera DSP Builder和其他的Simulink庫(kù)中的圖形模塊,構(gòu)成 系統(tǒng)級(jí)或算法級(jí)設(shè)計(jì)框圖;

(2)利用Simulink的圖形化仿真、分析功能。分析此設(shè) 計(jì)模型的正確性,完成模型仿真;

(3)通過(guò)Signal Compiler把Simulink的模型文件(后綴 為.mdl)轉(zhuǎn)化成通用的硬件描述語(yǔ)言,VHDL文體后綴為.vhd)。 也是DSP Builder設(shè)計(jì)實(shí)現(xiàn)的關(guān)鍵一步;

(4)對(duì)以上頂層設(shè)計(jì)產(chǎn)生的VHDL的RTL代碼和仿真 文件進(jìn)行綜合、編譯適配以及仿真。

基于FPGA三相正弦信號(hào)發(fā)生器的設(shè)計(jì)

3.2系統(tǒng)模型圖建立

實(shí)現(xiàn)相位互差120。的三相正弦信號(hào)發(fā)生器的原理與單相 正弦信號(hào)發(fā)生器的原理基本一致,不同的是三相發(fā)生器需要 兩個(gè)具有固定相位偏移的相位加法器。圖4為基于Simulink 平臺(tái)建立的系統(tǒng)系統(tǒng)模型圖。圖5為頻率控制字為2時(shí)的仿真 波形。

基于FPGA三相正弦信號(hào)發(fā)生器的設(shè)計(jì)

基于FPGA三相正弦信號(hào)發(fā)生器的設(shè)計(jì)

3.3硬件實(shí)時(shí)測(cè)試

三相正弦信號(hào)發(fā)生器的輸出信號(hào)經(jīng)D/A轉(zhuǎn)換后可以通過(guò) 示波器進(jìn)行測(cè)試,也可以通過(guò)嵌入式邏輯分析儀Signal Tap 口 直接測(cè)試。通過(guò)嵌入式邏輯分析儀Signal Tap 口直接測(cè)試得到 的實(shí)時(shí)波形如6所示。由波形圖可知,成功地完成了三相正弦 信號(hào)發(fā)生器的FPGA設(shè)計(jì)。

基于FPGA三相正弦信號(hào)發(fā)生器的設(shè)計(jì)

4 結(jié) 語(yǔ)

本文提出了利用直接數(shù)字頻率合成技術(shù)(即 DDS)設(shè)計(jì)三相電正弦波形的方法,這種方法克服了傳統(tǒng)波形發(fā)生器輸出波形頻率窄的缺點(diǎn),可以根據(jù)需要得到很寬范圍的合成波形。采用 FPGA 構(gòu)造電力電子裝置的控制單元具有簡(jiǎn)單靈活、控制精確、易修改、可現(xiàn)場(chǎng)編程等優(yōu)點(diǎn)。這種方法可廣泛應(yīng)用于要求合成波形的諧波小、頻帶寬的測(cè)試儀器中。如果適當(dāng)?shù)卦O(shè)計(jì)低通濾波器,則可以制作頻率范圍寬、精度高的信號(hào)源。

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