硬件求職筆試題 模擬篇
模擬電路
1、基爾霍夫定理的內(nèi)容是什么?(仕蘭微電子)
2、平板電容公式(C=εS/4πkd)。(未知)
3、最基本的如三極管曲線特性。(未知)
4、描述反饋電路的概念,列舉他們的應(yīng)用。(仕蘭微電子)
5、負(fù)反饋種類(電壓并聯(lián)反饋,電流串聯(lián)反饋,電壓串聯(lián)反饋和電流并聯(lián)反饋);負(fù)反饋的優(yōu)點(diǎn)(降低放大器的增益靈敏度,改變輸入電阻和輸出電阻,改善放大器的線性和非線性失真,有效地?cái)U(kuò)展放大器的通頻帶,自動(dòng)調(diào)節(jié)作用)(未知)
6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?,有哪些方法?(仕蘭微電子)
7、頻率響應(yīng),如:怎么才算是穩(wěn)定的,如何改變頻響曲線的幾個(gè)方法。(未知)
8、給出一個(gè)查分運(yùn)放,如何相位補(bǔ)償,并畫補(bǔ)償后的波特圖。(凹凸)
9、基本放大電路種類(電壓放大器,電流放大器,互導(dǎo)放大器和互阻放大器),優(yōu)缺點(diǎn),特別是廣泛采用差分結(jié)構(gòu)的原因。(未知)
10、給出一差分電路,告訴其輸出電壓Y+和Y-,求共模分量和差模分量。(未知)
11、畫差放的兩個(gè)輸入管。(凹凸)
12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫出一個(gè)晶體管級(jí)的運(yùn)放電路。(仕蘭微電子)
13、用運(yùn)算放大器組成一個(gè)10倍的放大器。(未知)
14、給出一個(gè)簡(jiǎn)單電路,讓你分析輸出電壓的特性(就是個(gè)積分電路),并求輸出端某點(diǎn)的rise/fall時(shí)間。(Infineon筆試試題)
15、電阻R和電容C串聯(lián),輸入電壓為R和C之間的電壓,輸出電壓分別為C上電壓和R上電壓,要求制這兩種電路輸入電壓的頻譜,判斷這兩種電路何為高通濾波器,何為低通濾波器。當(dāng)RC<< period - setup – hold
16、時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max,最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問,觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。(華為)
17、給出某個(gè)一般時(shí)序電路的圖,有Tsetup,Tdelay,Tck->q,還有clock的delay,寫出決定最大時(shí)鐘的因素,同時(shí)給出表達(dá)式。(威盛VIA 2003.11.06上海筆試試題)
18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。(威盛VIA 2003.11.06上海筆試試題)
19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing。(威盛VIA 2003.11.06上海筆試試題)
20、給出一個(gè)門級(jí)的圖,又給了各個(gè)門的傳輸延時(shí),問關(guān)鍵路徑是什么,還問給出輸入,使得輸出依賴于關(guān)鍵路徑。(未知)
21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn),時(shí)序(同步異步差異),觸發(fā)器有幾種(區(qū)別,優(yōu)點(diǎn)),全加器等等。(未知)
22、卡諾圖寫出邏輯表達(dá)使。(威盛VIA 2003.11.06上海筆試試題)
23、化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve?(威盛筆試題circuit design-beijing-03.11.09)
25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?
26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大?(仕蘭微電子)
27、用mos管搭出一個(gè)二輸入與非門。(揚(yáng)智電子筆試)
28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。(威盛筆試題circuit design-beijing-03.11.09)
29、畫出NOT,NAND,NOR的符號(hào),真值表,還有transistor level的電路。(Infineon筆試)
30、畫出CMOS的圖,畫出tow-to-one mux gate。(威盛VIA 2003.11.06上海筆試試題)
31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。(飛利浦-大唐筆試)
32、畫出Y=A*B+C的cmos電路圖。(科廣試題)
33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。(飛利浦-大唐筆試)
34、畫出CMOS電路的晶體管級(jí)電路圖,實(shí)現(xiàn)Y=A*B+C(D+E)。(仕蘭微電子)
35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz’。(未知)
36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化簡(jiǎn))。
37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖,根據(jù)輸入波形畫出各點(diǎn)波形。(Infineon筆試)
38、為了實(shí)現(xiàn)邏輯(A XOR B)OR(C AND D),請(qǐng)選用以下邏輯中的一種,并說明為什么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR答案:NAND(未知)
39、用與非門等設(shè)計(jì)全加法器。(華為)
40、給出兩個(gè)門電路讓你分析異同。(華為)
41、用簡(jiǎn)單電路實(shí)現(xiàn),當(dāng)A為輸入時(shí),輸出B波形為…(仕蘭微電子)
42、A,B,C,D,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多,那么F輸出為1,否則F為0),用與非門實(shí)現(xiàn),輸入數(shù)目沒有限制。(未知)
43、用波形表示D觸發(fā)器的功能。(揚(yáng)智電子筆試)
44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。(揚(yáng)智電子筆試)
45、用邏輯們畫出D觸發(fā)器。(威盛VIA 2003.11.06上海筆試試題)
46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。(威盛)
47、畫出一種CMOS的D鎖存器的電路圖和版圖。(未知)
48、D觸發(fā)器和D鎖存器的區(qū)別。(新太硬件面試)
49、簡(jiǎn)述latch和filp-flop的異同。(未知)
50、LATCH和DFF的概念和區(qū)別。(未知)
51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的。(南山之橋)
52、用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)圖。(華為)
53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?(漢王筆試)
54、怎樣用D觸發(fā)器、與或非門組成二分頻電路?(東信筆試)
55、How many flip-flop circuits are needed to divide by 164 (Intel) 16分頻?
56、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器,輸入carryin和current-stage,輸出carryout和next-stage.(未知)
57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。(華為)
58、實(shí)現(xiàn)N位Johnson Counter,N=5。(南山之橋)
59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制的呢?(仕蘭微電子)
60、數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL,如設(shè)計(jì)計(jì)數(shù)器。(未知)
61、BLOCKING NONBLOCKING賦值的區(qū)別。(南山之橋)
62、寫異步D觸發(fā)器的verilog module。(揚(yáng)智電子筆試)module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule
63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述?(漢王筆試)module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule
6?、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要,請(qǐng)問:a)你所知道的可編程邏輯器件有哪些?b)試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。(漢王筆試)PAL