基于FPGA的數(shù)字閉環(huán)光纖陀螺儀模擬表頭設(shè)計
關(guān)鍵詞：光纖陀螺;模擬表頭;FPGA;Verilog HDL
光纖陀螺是激光陀螺的一種，是慣性技術(shù)和光電子技術(shù)緊密結(jié)合的產(chǎn)物。它利用Sagnac干涉效應(yīng)，用光纖構(gòu)成環(huán)形光路，并檢測出隨光纖環(huán)的轉(zhuǎn)動而產(chǎn)生的兩路超輻射光束之間的相位差，由此計算出光纖環(huán)旋轉(zhuǎn)的角速度。光纖陀螺儀主要由兩個部分組成。伺服于表頭的調(diào)制解調(diào)電路根據(jù)輸入的電信號，經(jīng)過相應(yīng)的變換后形成反饋信號送至表頭的相位調(diào)制器中。在實際的應(yīng)用過程中，相應(yīng)的調(diào)制解調(diào)電路應(yīng)該根據(jù)溫度、振動等情況做出相應(yīng)的改變，才能最大限度地保證陀螺的精度要求。本文設(shè)計了一種基于FPGA的測試系統(tǒng)，模擬光纖陀螺儀的表頭，并檢測調(diào)制解調(diào)電路的性能。
模擬表頭的基本原理及結(jié)構(gòu)
表頭的主要功能是將Sagnac效應(yīng)產(chǎn)生的光程差所引起的相位變化通過回路耦合器轉(zhuǎn)換為光功率的變化，再通過探測器探測后以電信號的形式輸出至調(diào)制解調(diào)電路中。數(shù)字閉環(huán)光纖陀螺儀系統(tǒng)結(jié)構(gòu)見圖1。從調(diào)制解調(diào)電路中采樣來的原始參數(shù)值，經(jīng)過模擬表頭內(nèi)數(shù)字信號處理，可將輸入調(diào)制解調(diào)電路的實際表頭信號還原出來。得到初始還原值之后，通過在模擬表頭中進(jìn)行修改、加載不同類型的參數(shù)值，從而檢測調(diào)制解調(diào)電路中相應(yīng)的性能指標(biāo)。
圖1 數(shù)字閉環(huán)光纖陀螺儀系統(tǒng)結(jié)構(gòu)圖
本文所設(shè)計的模擬表頭系統(tǒng)遵循了一般數(shù)字閉環(huán)光纖陀螺系統(tǒng)的基本原理，在系統(tǒng)結(jié)構(gòu)上發(fā)生了變化。調(diào)制解調(diào)電路在本系統(tǒng)中處于被動地位，而表頭作為系統(tǒng)的主體。同時，用一個自主設(shè)計的電路系統(tǒng)代替了光纖陀螺儀的表頭部分。模擬表頭及其測試系統(tǒng)的結(jié)構(gòu)如圖2所示。
圖2 模擬表頭及其測試系統(tǒng)框圖
圖中，PC上位機(jī)的工作十分重要，它不僅控制調(diào)制解調(diào)電路和模擬表頭系統(tǒng)的協(xié)同工作，而且要將所采集來的數(shù)據(jù)進(jìn)行分析整理，并完成關(guān)鍵的軟件編寫和植入工作。
模擬表頭系統(tǒng)的硬件設(shè)計
根據(jù)理論分析，本文設(shè)計出基于FPGA的模擬表頭硬件系統(tǒng)，如圖3所示。
圖3 基于FPGA的光纖陀螺模擬表頭硬件連接圖
在這個閉環(huán)系統(tǒng)中，需要采集的主要信號是調(diào)制解調(diào)電路中的相位反饋信號。根據(jù)反饋信號的特點，選用運算量不大但處理速度快的FPGA作為信號處理的主要器件。在本方案中，考慮到成本和實際運算量，選取XC3S100E FPGA芯片。
本系統(tǒng)采用±5V穩(wěn)壓直流電源供電。經(jīng)過計算，本系統(tǒng)的功耗在5W以下，故直流電源的輸出電流需達(dá)到1A。根據(jù)FPGA及其外圍電路的供電要求，需要設(shè)置三個DC/DC模塊：分別是5V轉(zhuǎn)3.3V，5V轉(zhuǎn)2.5V和3.3V轉(zhuǎn)1.2V。分別選擇了MAX651、ADP3333和LTC3406用于電壓轉(zhuǎn)換。另外，3.3V電源還用作驅(qū)動ADC、數(shù)碼管、運算放大器等器件。
XC3S100E芯片具有較好的性價比，它具有2160個邏輯單元，100000個系統(tǒng)門資源，最大的I/O口數(shù)目是108。對本系統(tǒng)來說，完全能滿足16位輸入/輸出、數(shù)碼管指示燈等顯示模塊、與上位機(jī)通訊以及其他控制信號的接口需要。系統(tǒng)中另外配置了一塊和FPGA相匹配的EPROM-XCF01S，用來提供邏輯芯片在開機(jī)后目標(biāo)程序的加載。
A/D和D/A轉(zhuǎn)換分別采用AD7671和AD768兩款芯片。AD7671具有最高可達(dá)1MSPS的采樣速率，逐次逼近型高速高精度，并行傳輸?shù)哪?shù)轉(zhuǎn)換器，并能達(dá)到16bit的分辨率，而且無失碼，最大積分非線性誤差(INL)僅為±2.5LSB，能夠很好地滿足本系統(tǒng)要求。AD768是一款具有16位精度，最高可達(dá)40MSPS采樣速率的高速DAC。它的響應(yīng)時間非常短，轉(zhuǎn)換速度快并與高速的ADC有很強的適配能力。
在提取初始參數(shù)時，考慮到陀螺信號比較弱，在A/D轉(zhuǎn)換之前的設(shè)計采用了弱信號檢測方法，對信號進(jìn)行濾波、整形并放大，在最大限度保證無失真的前提下將原始信號提取出來，并轉(zhuǎn)換為ADC可以分辨的信號輸出。
模擬表頭系統(tǒng)的軟件設(shè)計
根據(jù)閉環(huán)光纖陀螺儀表頭的基本原理，實際表頭輸出的信號為周期恒定的梳狀波。波形中奇偶周期的電壓差值表示表頭光纖環(huán)中兩束光的光程差所對應(yīng)的電信號量。調(diào)制解調(diào)電路產(chǎn)生的用于反饋的階梯波作為實際表頭的輸入。因此，模擬表頭軟件要解決的問題有兩個：一個是產(chǎn)生一個象征光程差(根據(jù)光程差就能計算出角速度ω)的隨機(jī)數(shù)X，一個是利用調(diào)制解調(diào)電路送來的階梯波進(jìn)行計算，提取階梯值S及其周期。
核心算法的軟件設(shè)計流程如圖4所示。
圖4 模擬表頭核心算法的軟件流程圖
在流程圖中，模塊A用于判斷階梯值的正負(fù)。根據(jù)實際解調(diào)電路特性，反饋信號是通過對解調(diào)電路產(chǎn)生的階梯值累加，再經(jīng)方波調(diào)制得到的，累加過程中采用了高低復(fù)位操作。因此，在對階梯波采樣值作進(jìn)一步處理前，有必要判斷階梯值正負(fù)。這里通過設(shè)置計數(shù)器，對同周期相鄰采樣值進(jìn)行多次作差比較來判斷其正負(fù)，避免了高低復(fù)位操作引起的前后采樣值突變對判斷結(jié)果的影響。
模塊B是高低復(fù)位判斷和補償模塊。該模塊通過比較同周期前后采樣值的大小來實現(xiàn)復(fù)位點判斷，然后對經(jīng)過復(fù)位的采樣值進(jìn)行相應(yīng)的補償操作。
在Xilinx ISE8.2的平臺上，對Verilog HDL編寫的模擬表頭作了功能仿真。采用常用的ModelSim SE 6.2對Testbench模塊進(jìn)行仿真，用以檢測程序設(shè)計中計算和邏輯的正確性。仿真模塊設(shè)置主時鐘MCLK周期為10ns，高低電平持續(xù)時間相同。每隔50個時鐘周期進(jìn)行一次采樣，累加16個采樣值求一次階梯。仿真時間設(shè)置為35000ns，RSTB為主復(fù)位信號，ADBUSY與ADCNVST為ADC控制信號，CLOCK為DAC控制信號。
本方案對隨機(jī)數(shù)X和輸入INDATA在幾種極限情況下的仿真結(jié)果進(jìn)行了驗證，用以檢測表頭程序設(shè)計的正確性。
結(jié)語
根據(jù)以上的軟硬件設(shè)計，可設(shè)計出能夠模擬光纖陀螺儀表頭行為的模擬表頭系統(tǒng)。測試時，將實際的光纖陀螺儀表頭和調(diào)制解調(diào)電路與設(shè)計電路系統(tǒng)對接，就能得到所期望的波形和數(shù)據(jù)。將模擬表頭的隨機(jī)輸入數(shù)(代表角速度ω)與被檢測的調(diào)制解調(diào)電路輸出作對比，可有效檢驗出被測調(diào)制解調(diào)電路的性能。
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