基于FPGA的160路數(shù)據(jù)采集系統(tǒng)設計
隨著科學技術和國民經(jīng)濟的發(fā)展，電能需求量日益增加，對電能質量的要求也越來越高。這對電能質量的監(jiān)測提出了挑戰(zhàn)。電能質量的監(jiān)測往往需要多通道數(shù)據(jù)采集，但因其覆蓋面積大，周期性強，采集數(shù)據(jù)量大，因此對數(shù)據(jù)采集系統(tǒng)的采集、傳輸速度和精度提出了較高的要求。常用的數(shù)據(jù)采集方案往往采用單片機或數(shù)字信號處理器(DSP)作為控制器。以控制模數(shù)轉換器(ADC)、存儲器和其他外圍電路的工作。但因單片機自身指令周期及處理速度的影響，很難達到多通道高速數(shù)據(jù)采集系統(tǒng)的要求，雖然DSP可以實現(xiàn)較高速的數(shù)據(jù)采集，但在提高其速度的同時，也增加了系統(tǒng)成本?，F(xiàn)場可編程門陣列(FPGA)以其時鐘頻率高，內部延時小，速度快，效率高，組成形式靈活等特點在高速數(shù)據(jù)采集方面有著單片機和DSP無法比擬的優(yōu)勢。
2 多路信號采集原理
圖1示出多路高速數(shù)據(jù)采集系統(tǒng)的硬件結構。160路信號經(jīng)過低通濾波器和輸出跟隨器到多通道模擬開關，并由FPGA控制邏輯選通模擬開關．每次只選通一路，經(jīng)A／D轉換后存入存儲器。
3 開關與FPGA控制邏輯的連接
圖2a中ADG506是一個能選通16路信號的開關。系統(tǒng)中使用了10片ADG506。通過FPGA控制ADG506的使能端實現(xiàn)開關的選通。ADG506的18引腳是使能端，高電平有效。利用圖2b中的ENl~ENl0控制可實現(xiàn)10片ADG506的選通；利用A0~A3編碼可實現(xiàn)信號的選通。A0~A3的值是在0000時選通S1信號，依次類推，在1111時選通S16信號。該系統(tǒng)的時鐘是40 MHz，采樣率為500 kHz，每一路信號采集10個點，共采集160路。A0～A3取決于f_channel的低4位；ENl～ENl0取決于f_channel的其他位數(shù)。圖3給出程序流程圖。
4 時間計算
用于該采集系統(tǒng)中的電子開關，其導通時的觸點電阻約為400Ω，關斷電阻大于1 kΩ；引腳集成電容為30 pF；運放采用AD824，其輸入阻抗大于1013Ω。由此電容的充電過程為：
電容的漏電過程為：
由于共有192組跟隨電路，故條件t2≥192t1成立。其中式(2)和式(4)為開關導通與關斷時的約束條件。在紋波系數(shù)為1‰時，有exp(一t1／1．2×10-8)≤0．001、exp(一t2/300)≥0．999，因此tl≥82．9 ns和t2≤300 ms。顯然￡l和t2不滿足約束條件t2≥192t1，所以一輪開關切換不能同時滿足式(2)和式(4)。為了提高精度，首先令t2<300 ms，以滿足式(4)條件。此時t1=1．56 ms。為了滿足式(2)，必需使Ui一Uo’足夠小，經(jīng)過計算，經(jīng)1．56 ms時間電容可充到100％。
總之，要求如下：①開關切換最慢不低于192／t2≈640 Hz；②無論切換快慢，開關時間都要求大于192x82．9 ns=15．92μs，紋波才會小于1‰；③該采集系統(tǒng)的采樣速率為500 Ks／s。
5 結語
由于整個系統(tǒng)的控制采用FPGA實現(xiàn)，具有組織方式靈活的特點，可以依據(jù)現(xiàn)場的具體情況，對FPGA的內部配置進行修改并調試。這種數(shù)據(jù)采集系統(tǒng)適用于多種數(shù)據(jù)采集的應用場合，是一種比較理想的實時數(shù)據(jù)采集方案。該設計已用于某裝置信號的采集系統(tǒng)中。實際應用證明，該采集系統(tǒng)完全滿足其多通道數(shù)據(jù)采集的要求。通過對典型單通道A／D采集系統(tǒng)的改進，在模擬開關級聯(lián)的數(shù)據(jù)采集系統(tǒng)中。A／D轉換器的輸入端電容為多路開關的集成電容，其電容值較小。該改進方案提高了數(shù)據(jù)采集的速度和精度。
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