新型雷達(dá)數(shù)字電路便攜式自動測試系統(tǒng)設(shè)計
掃描二維碼
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雷達(dá),作為一種重要的軍事武器裝備,在軍事上將其形象的比喻成作戰(zhàn)指揮員的“眼睛”,在維護(hù)國家安全及領(lǐng)土完整中發(fā)揮著舉足輕重的作用。但隨著數(shù)字電路設(shè)計及制造技術(shù)的發(fā)展,特別是CAD設(shè)計軟件的進(jìn)步及完善,單一的測試方法如ICT(In-Circuit Test)測試、功能測試等已無法滿足新型雷達(dá)數(shù)字電路測試及故障診斷的要求,邊界掃描測試將成為今后雷達(dá)裝備數(shù)字電路故障診斷發(fā)展的主流技術(shù)。
自動測試系統(tǒng)實現(xiàn)
“MERGE(組合)”測試模型的建立
IEEE 1149.1標(biāo)準(zhǔn)明確的規(guī)范了邊界掃描構(gòu)建原理及相應(yīng)的測試方法。在故障診斷過程中,可利用VLSI芯片自帶的邊界掃描結(jié)構(gòu)及相關(guān)測試指令,有效的實現(xiàn)對VLSI芯片引腳固定型、開路、橋接等故障類型的檢測。但待測試的數(shù)字電路模塊通常包括邊界掃描器件和非邊界掃描器件,本文提出的MERGE測試模型可通過已有的邊界掃描結(jié)構(gòu)實現(xiàn)對非邊界掃描芯片的測試,能夠拓展邊界掃描的測試范圍,提高TPS的故障覆蓋率。
基于邊界掃描測試技術(shù)的基本原理,構(gòu)建測試系統(tǒng)過程中創(chuàng)造性的提出了“MERGE”結(jié)構(gòu)測試模型,基本思想如圖 1所示。其中,B部分為待測數(shù)字電路BUT(Board Under Test),A部分為獨立于BUT外的邊界掃描擴(kuò)展卡,該擴(kuò)展卡可看作是一塊符合IEEE 1149.1邊界掃描設(shè)計規(guī)范的數(shù)字電路。首先,集中將一個完整的數(shù)字電路BUT分為如下幾個部分:非邊界掃描芯片簇(U1),邊界掃描芯片簇(U2),混合芯片簇(U3)。在這里“簇”的概念即將多個器件統(tǒng)稱為一個“簇”,簇的范圍可以根據(jù)具體電路規(guī)模來進(jìn)行劃分,可以小到單獨的一個IC或UUT(Unit Under Test),也可大到一個完整的BUT 。
(1) MERGE非邊界掃描芯片簇(U1):非邊界掃描芯片是整個BUT網(wǎng)絡(luò)中一個有序的子集,是具有特定功能的電路。在MERGE理念中,通過對非邊界掃描芯片簇建立單獨的功能模型,將其作為邊界掃描芯片間的一個中間級信號傳輸模型,MERGE到邊界掃描鏈路,結(jié)合EXTEST邊界掃描指令,通過Capture IR→Shift IR→Update IR→Capture DR→shift DR→Update DR等相應(yīng)操作,達(dá)到通過邊界掃描鏈路實現(xiàn)對非邊界掃描簇測試的目的?!?2) MERGE混合芯片簇(U3):混合芯片簇指既含有非邊界掃描芯片,又含有邊界掃描芯片的混合電路(還可以含有一些中間級的模擬電路)。MERGE的思路與(1)類似,模型的驗證可通過將一組確定的測試矢量集APPLY至MI(Model Input),經(jīng)過確定的時間延遲,通過在MO(Model Output)將采集到的響應(yīng)信號與寄存器中存貯的期望值相比較的方法實現(xiàn)測試。
(3) MERGE BSEC(邊界掃描擴(kuò)展卡),通過BSEC實現(xiàn)對BUT邊緣電路中非邊界掃描芯片簇或不含邊界掃描芯片的BUT進(jìn)行邊界掃描測試。測試時,將待測BUT作為非邊界掃描簇或混合邊界掃描簇,而將BSEC當(dāng)作邊界掃描芯片簇,通過MERGE方法,將BUT、接口電路、邊界掃描擴(kuò)展卡電路虛擬成為一個含邊界掃描芯片的BUT,具體實現(xiàn)與(1)、(2)類似。
測試系統(tǒng)硬件設(shè)計
為了減輕系統(tǒng)整機(jī)的重量,便于運輸及攜帶,本測試系統(tǒng)前端設(shè)備采用筆記本計算機(jī)作為主體來完成系統(tǒng)功能的實現(xiàn)和人機(jī)界面的交互[3],同時內(nèi)配GPIB-USB模塊、JTAG-Control-PCI-USB控制器,分別控制可編程電源(Agilent 6600)及BS Interface Pod模塊。整個硬件設(shè)計的核心為BSEC、JTAG-Control-PCI-USB控制器及BS Interface Pod模塊。其系統(tǒng)硬件框圖如圖2所示。
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邊界掃描擴(kuò)展卡
MERGE邊界掃描擴(kuò)展卡采用符合IEEE 1149.1邊界掃描標(biāo)準(zhǔn)的可測試性設(shè)計方案,應(yīng)用5片XILINX公司的XC95144芯片構(gòu)建完整的從TDI至TDO的邊界掃描鏈路,其中掃描鏈路的上游電路及下游電路采用74ACQ244對信號進(jìn)行緩沖及整形,以增強(qiáng)上游電路的扇出能力,同時整板的邊緣連接器采用了牢固可靠、抗腐蝕的歐式Eurocard結(jié)構(gòu)形式的連接器,保證測試信號穩(wěn)定、可靠。原理圖如圖 3所示。
JTAG-Control-PCI-USB控制器
JTAG-Control-PCI-USB控制器是測試系統(tǒng)筆記本記算機(jī)與被測試單元(BUT)進(jìn)行信號控制的主要部件,實現(xiàn)工控機(jī)并行控制指令和數(shù)據(jù)向符合邊界掃描測試協(xié)議的串行指令和數(shù)據(jù)的轉(zhuǎn)換。電路采用DSP+CPLD的電路設(shè)計模式,DSP芯片采用TI公司的TMS320LF2407A,運行速度可高達(dá)40MIPS、具有至少544字的在片雙訪問存儲器DARAM、2K大小的在片單訪問存儲器SARAM,32K的片內(nèi)程序存儲器FLASH;CPLD選用ALTERA公司的MAX7000S系列的EPM71285,其集成度為600~5000可用門、有32~256個宏單元和36~155個用戶自定義I/O引腳、其3.3V的I/O電平與DSP芯片端口電平兼容、并可通過符合工業(yè)標(biāo)準(zhǔn)的I/O引腳JTAG接口實現(xiàn)在線編程及調(diào)試。JTAG-Control-PCI-USB控制器是PCI/IEEE 1149.1標(biāo)準(zhǔn)的主控單元,當(dāng)與BS Interface Pod結(jié)合使用時,控制IEEE 1149.1標(biāo)準(zhǔn)自適應(yīng)測試總線及與之相適應(yīng)的離散信號。同時,該控制器還可控制施加到測試總線上負(fù)責(zé)JTAG-Control-PCI-USB控制器與BS Interface Pod進(jìn)行通訊的低電壓差分信號(基于TIA /EIA-644及IEEE 1596.3標(biāo)準(zhǔn))。BS Interface Pod模塊
BS Interface Pod模塊,作為測試輸入/輸出信號傳輸?shù)闹虚g級模塊,主要實現(xiàn)JTAG-Control-PCI-USB控制器與BUT之間測試通道的擴(kuò)展和信號的同步與緩存。FPGA(Altera公司,EP20K160EBC365-1)是本電路設(shè)計的核心,其功能是將前級JTAG-Control-PCI-USB控制器發(fā)出的不同的控制信號轉(zhuǎn)換成UUT測試終端能夠識別的TAP控制信號,保證TDI、TCK、TMS、TRST準(zhǔn)確施加到UUT的測試端,同時將采集到的TDO信號返回給測試前端控制模塊。74LVC125(Buffer)則用來完成信號暫存,輸出級的74LVC125還可增強(qiáng)信號的扇出能力。整個BS Interface Pod模塊采用抗EMI(電磁干擾)屏蔽封裝,前面板預(yù)留4個20Pin的JTAG控制端口,另外設(shè)計了一個電源指示燈,用于上電確認(rèn)。
測試系統(tǒng)軟件設(shè)計
系統(tǒng)軟件在Windows XP環(huán)境下采用Visual C++6.0及National Instruments公司的LabWindows 6.0集成開發(fā)環(huán)境完成。Visual C++ 6.0能夠提供豐富的Windows程序開發(fā)功能,靈活性強(qiáng)、編程效率高;LabWindows 6.0提供了多種接口協(xié)議、豐富的控件及儀器驅(qū)動程序,其支持虛擬儀器技術(shù)的特性是其它開發(fā)環(huán)境無法比擬的,同時它提供了豐富的軟件包接口,為軟件開發(fā)提供了極大的方便。
軟件設(shè)計采取了軟件模塊化及自頂向下的設(shè)計原則,首先根據(jù)MERGE原則劃分電路模塊,將測試程序分割成不同的測試模塊,其次采用宏的方式構(gòu)建標(biāo)準(zhǔn)的測試模塊并優(yōu)化模塊接口,然后將其它待測模塊與該模塊接口進(jìn)行有效鏈接,再分別進(jìn)行編譯及調(diào)試,最后一起進(jìn)行合并構(gòu)建完整的測試體。在開發(fā)過程中,將該軟件分為若干模塊不但減少了軟件的工作量,而且對于函數(shù)的公共部分進(jìn)行了類的封裝,提高了模塊的復(fù)用性,同時提高了軟件本身的可測試性。
測試優(yōu)化
為減少ATE在故障診斷中誤判的概率,系統(tǒng)采用加權(quán)偽隨機(jī)向量關(guān)系生成、插入間隔刷新測試矢量優(yōu)化測試矢量和測試過程。
(1) 加權(quán)偽隨機(jī)測試矢量生成:加權(quán)偽隨機(jī)測試矢量生成能夠利用較短的測試碼長度(即較短的測試時間)達(dá)到較高的測試故障覆蓋率。為了縮短測試碼并改進(jìn)故障覆蓋率,這種測試矢量生成方式可以調(diào)節(jié)在輸入端產(chǎn)生0或1的概率,有效檢測到難檢測的故障。在偽隨機(jī)測試碼中,每個輸入端產(chǎn)生0或1的概率為50%。
(2) 插入式間隔刷新:由于數(shù)據(jù)線具有一定的電平保持特性,因此對于一組數(shù)據(jù)總線I/O而言,在BS-Cell處于讀狀態(tài)時(如處于Update狀態(tài)),Cell單元的Output Enable Control Cell處于有效狀態(tài),測試矢量通過BS-Cell施加至I/O數(shù)據(jù)總線,如果下一個時鐘節(jié)拍,BS-Cell處于寫狀態(tài)(如處于Capture狀態(tài)),由于數(shù)據(jù)線的電平保持特性,則有可能在此時間,BS-Cell所Capture回讀的數(shù)據(jù)為上一個時鐘節(jié)拍的Update數(shù)據(jù),造成測試不穩(wěn)定。解決的辦法是在每一次讀狀態(tài)結(jié)束后,系統(tǒng)根據(jù)讀狀態(tài)的間隔時間,隨機(jī)產(chǎn)生一組與上一組測試矢量不同的數(shù)據(jù),命名為*data,對I/O總線進(jìn)行間隔刷新。
實驗結(jié)果及分析
現(xiàn)以某新型雷達(dá)點跡處理數(shù)字電路為例進(jìn)行系統(tǒng)功能驗證。整個電路采用DSP+FPGA的設(shè)計架構(gòu),其主要芯片包括:5片DSP(ADSP21060)、2片F(xiàn)PGA(Atlera Flex EPF10K系列)、8片雙口RAM(QFP封裝),其他E2PROM、HC244(SOP封裝)、HC245(SOP封裝)等。電路設(shè)計復(fù)雜,芯片多,PCB布局布線密度大,采用ICT、功能測試TPS開發(fā)難度大。
利用本邊界掃描自動測試系統(tǒng),結(jié)合MERGE方法,對上述電路板進(jìn)行TPS開發(fā)實驗及故障診斷,測試結(jié)果如圖4所示。
插入模擬故障(U8-6 stuck to 0),重新仿真:掃描鏈測試→PASS→B-Scan器件簇測試→PASS→NB-Scan器件簇測試→Failed (Report: Pin(s): U3-25,R26-2,U8-6,R26-1 possible stuck at low,the BS nodes is U31-21(R/W))。
上述仿真結(jié)果表明,融合MERGE方法所構(gòu)建的基于邊界掃描的板級自動測試系統(tǒng),自動化程度高,故障隔離準(zhǔn)確有效。