明導(dǎo)CEO：如何解決制程工藝帶來的新挑戰(zhàn)

時間：2014-07-11 20:00:40

關(guān)鍵字： CE CALIBRE 模型 EUV

手機看文章

掃描二維碼
隨時隨地手機看文章

[導(dǎo)讀]隨著20nm SoC已進入開發(fā)階段，14nm、10nm甚至7nm工藝均在逐步推進中。眾所周知，在EDA行業(yè)，20nm工藝要解決的是支持雙重圖形(Double Patterning)的問題。明導(dǎo)公司(Mentor

隨著20nm SoC已進入開發(fā)階段，14nm、10nm甚至7nm工藝均在逐步推進中。眾所周知，在EDA行業(yè)，20nm工藝要解決的是支持雙重圖形(Double Patterning)的問題。明導(dǎo)公司(Mentor Graphics)董事長兼首席執(zhí)行官Walden C. Rhines為大家解析14nm級以后工藝所面臨的挑戰(zhàn)，明導(dǎo)公司在該方面有何作為?

據(jù)介紹，14nm面臨的是FinFET、DFR(design for reliability，可靠性設(shè)計)、以及考慮到晶體管級缺陷的測試圖形的生成。其中，對于FinFET，包括明導(dǎo)在內(nèi)的多家供應(yīng)商都在提供相關(guān)產(chǎn)品和技術(shù)，但能解決后兩個問題的產(chǎn)品目前只有本公司在提供。

CEO：如何解決制程工藝帶來的新挑戰(zhàn)？" />

針對面向DFR的產(chǎn)品方面，明導(dǎo)公司提供的是“Calibre PERC(Programmable Electrical Rule Checker)。這種ERC(電氣規(guī)則檢驗)工具具有用戶可以方便地設(shè)置自主設(shè)計規(guī)則等特點，適用于ESD(靜電釋放)保護電路、EM(電遷移)以及多電源區(qū)域設(shè)計的檢查。包括富士通半導(dǎo)體、臺積電(TSMC)等在內(nèi)，很多企業(yè)都在使用該產(chǎn)品。

對于第三個問題，明導(dǎo)公司開發(fā)出名為 UFDM(user defined fault model)的新型故障模型，使用其中的“Cell-Aware”(單元識別)功能，可以處理標(biāo)準(zhǔn)單元內(nèi)的橋接故障和開路故障?，F(xiàn)在，普遍使用的 Stuck-at等故障模型基本上設(shè)想的是標(biāo)準(zhǔn)單元的輸入輸出故障，屬于門級故障。而使用Cell-Aware功能的故障模型是晶體管級，能夠檢查出 Stuck-at模型發(fā)現(xiàn)不了的缺陷。UFDM使用的測試圖形可以由本公司的ATPG(自動測試圖形向量生成)工具“Tessent TestKompress”自動生成。AMD公司已經(jīng)使用UFDM取得了成果。

對于14nm之后的10nm工藝，業(yè)內(nèi)對于是否使用EUV曝光還沒有統(tǒng)一看法，但明導(dǎo)公司提供的提高分辨率的工具群“Calibre RET”應(yīng)該能發(fā)揮作用。另外，不僅在雙重圖形領(lǐng)域，明導(dǎo)公司在三重圖形、四重圖形的著色方面也是業(yè)界的No.1。

對于更先進的7nm，恐怕必須要使用EUV。而且，在使用EUV的同時，還要結(jié)合以EUV為前提的Calibre RET。對于7nm，電遷移的影響會變得相當(dāng)大。面向DFR的產(chǎn)品“Calibre PERC”也必不可少。微細(xì)化程度越高，DFR就越重要。進入5nm時代以后，電子束光刻技術(shù)將進入視野，但Calibre RET仍必不可少。