1) QuartusII對代碼進(jìn)行時序仿真時出現(xiàn)Error: Can't continue timing simulation because delay annotation information for design is missing.
原因：如果只需要進(jìn)行功能仿真，不全編譯也是可以進(jìn)行下去的，但時序仿真就必須進(jìn)行全編譯（即工具欄上的紫色實心三角符號那項）。全仿真包括四個模塊：綜合器（Synthesis）、電路裝配器（Fitter）、組裝器（Assember）和時序分析器（Timing Analyzer），任務(wù)窗格中會有成功標(biāo)志（對號）。
2) 在下載運行的時候，出現(xiàn)下面的錯誤：
Warning: The JTAG cable you are using is not supported for Nios II systems.
You may experience intermittent JTAG communicationfailures with this cable. Please use a USB Blaster revision B.
在運行之前已經(jīng)將.sof文件下載到開發(fā)板上面了，但是依然出現(xiàn)上面的問題。
解決：在配置的時候，在run之后，進(jìn)行配置，選擇target connection，在最后一項：NIOS II Terminal Communication Device中，要選擇none（不要是Jtag_uart）如果采用USB Blaster，可以選擇Jtag_uart。之后再run就ok了！
3）Error: Can't compile duplicate declarations of entity "count3" into library "work"
此錯誤一般是原理圖文件的名字和圖中一個器件的名字重復(fù)所致，所以更改原理圖文件的名字保存即可。
1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"
原因:vector source file中時鐘敏感信號(如:數(shù)據(jù),允許端,清零,同步加載等)在時鐘的邊緣同時變化.而時鐘敏感信號是不能在時鐘邊沿變化的.其后果為導(dǎo)致結(jié)果不正確.
措施:編輯vector source file
2.Verilog HDL assignment warning at <location>: truncated with size <number> to match size of target (<number>
原因:在HDL設(shè)計中對目標(biāo)的位數(shù)進(jìn)行了設(shè)定,如:reg[4:0] a;而默認(rèn)為32位, 將位數(shù)裁定到合適的大小
措施:如果結(jié)果正確,無須加以修正,如果不想看到這個警告,可以改變設(shè)定的位數(shù)
3.All reachable assignments to data_out(10) assign '0', register removed by optimization
原因:經(jīng)過綜合器優(yōu)化后,輸出端口已經(jīng)不起作用了
4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
原因:有9個腳為空或接地或接上了電源
措施:有時候定義了輸出端口,但輸出端直接賦‘0’,便會被接地,賦‘1’接電源. 如果你的設(shè)計中這些端口就是這樣用的,那便可以不理會這些warning
5.Found pins functioning as undefined clocks and/or memory enables
原因:是你作為時鐘的PIN沒有約束信息.可以對相應(yīng)的PIN做一下設(shè)定就行了. 主要是指你的某些管腳在電路當(dāng)中起到了時鐘管腳的作用,比如flip-flop的clk 管腳,而此管腳沒有時鐘約束,因此QuartusII把“clk”作為未定義的時鐘.
措施:如果clk不是時鐘,可以加“not clock”的約束;如果是,可以在clock setting當(dāng)中加入;在某些對時鐘要求不很高的情況下,可以忽略此警告或在這里修改:Assignments>Timing analysis settings...>Individual
clocks...>...
6.Timing characteristics of device EPM570T144C5 are preliminary
原因:因為MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版的,要等 Service Pack
措施:只影響 Quartus 的 Waveform
7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled
措施:將setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF
8.Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因:違反了steup/hold時間,應(yīng)該是后仿真,看看波形設(shè)置是否和時鐘沿符合steup/hold時間
措施:在中間加個寄存器可能可以解決問題
9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay
原因:時鐘抖動大于數(shù)據(jù)延時,當(dāng)時鐘很快,而if等類的層次過多就會出現(xiàn)這種問 題,但這個問題多是在器件的最高頻率中才會出現(xiàn)
措施:setting-->timing Requirements&Options-->Default required fmax 改小一些,如改到50MHZ
10.Design contains <number> input pin(s) that do not drive logic
原因:輸入引腳沒有驅(qū)動邏輯(驅(qū)動其他引腳),所有的輸入引腳需要有輸入邏輯
措施:如果這種情況是故意的,無須理會,如果非故意,輸入邏輯驅(qū)動.
11.Warning:Found clock high time violation at 8.9ns on node 'TEST3.CLK'
原因:FF中輸入的PLS的保持時間過短
措施:在FF中設(shè)置較高的時鐘頻率
12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因:如果你用的 CPLD 只有一組全局時鐘時,用全局時鐘分頻產(chǎn)生的另一個時 鐘在布線中當(dāng)作信號處理,不能保證低的時鐘歪斜(SKEW).會造成在這個時鐘 上工作的時序電路不可靠,甚至每次布線產(chǎn)生的問題都不一樣.
措施:如果用有兩組以上全局時鐘的 FPGA 芯片,可以把第二個全局時鐘作為另 一個時鐘用,可以解決這個問題.
13.Critical Warning: Timing requirements were not met. See Report window for details.
原因:時序要求未滿足,
措施:雙擊Compilation Report-->Time Analyzer-->紅色部分(如clock setup:'clk'等)-->左鍵單擊list path,查看fmax的SLACK REPORT再根據(jù) 提示解決,有可能是程序的算法問題
14.Can't achieve minimum setup and hold requirement <text> along <number> path(s). See Report window for details.
原因:時序分析發(fā)現(xiàn)一定數(shù)量的路徑違背了最小的建立和保持時間,與時鐘歪斜 有關(guān),一般是由于多時鐘引起的
措施:利用Compilation Report-->Time Analyzer-->紅色部分(如clock hold:'clk'等),在slack中觀察是hold time為負(fù)值還是setup time 為負(fù)值, 然后在:Assignment-->Assignment Editor-->To中增加時鐘名(from node finder),Assignment Name中增加 和多時鐘有關(guān)的Multicycle 和Multicycle Hold選項,如hold time為負(fù),可 使Multicycle hold的值>multicycle,如設(shè)為2和1.
15: Can't analyze file -- file E://quartusii/*/*.v is missing
原因:試圖編譯一個不存在的文件,該文件可能被改名或者刪除了
措施:不管他,沒什么影響
16.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因:因為你的波形仿真文件( vector source file )中并沒有把所有的輸入 信號(input pin)加進(jìn)去,對于每一個輸入都需要有激勵源的
17.Error: Can't name logic scfifo0 of instance "inst" -- has same name as current design file
原因:模塊的名字和project的名字重名了
措施:把兩個名字之一改一下,一般改模塊的名字
18.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0
原因:模塊不是在本項目生成的,而是直接copy了別的項目的原理圖和源程序 而生成的,而不是用QUARTUS將文件添加進(jìn)本項目
措施:無須理會,不影響使用
19.Timing characteristics of device <name> are preliminary
原因:目前版本的QuartusII只對該器件提供初步的時序特征分析
措施:如果堅持用目前的器件,無須理會該警告.關(guān)于進(jìn)一步的時序特征分析會在后續(xù)版本的Quartus得到完善.
20.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
原因:用analyze_latches_as_synchronous_elements setting可以讓 Quaruts II來分析同步鎖存,但目前的器件不支持這個特性
措施:無須理會.時序分析可能將鎖存器分析成回路.但并不一定分析正確.其 后果可能會導(dǎo)致顯示提醒用戶:改變設(shè)計來消除鎖 存器
21.Warning:Found xx output pins without output pin load capacitance assignment
原因:沒有給輸出管教指定負(fù)載電容
措施:該功能用于估算TCO和功耗,可以不理會,也可以在Assignment Editor 中為相應(yīng)的輸出管腳指定負(fù)載電容,以消除警告
22.Warning: Found 6 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因:使用了行波時鐘或門控時鐘,把觸發(fā)器的輸出當(dāng)時鐘用就會報行波時鐘, 將組合邏輯的輸出當(dāng)時鐘用就會報門控時鐘
措施:不要把觸發(fā)器的輸出當(dāng)時鐘,不要將組合邏輯的輸出當(dāng)時鐘,如果本身如 此設(shè)計,則無須理會該警告
23.Warning (10268): Verilog HDL information at lcd7106.v(63): Always Construct contains both blocking and non-blocking assignments
原因: 一個always模塊中同時有阻塞和非阻塞的賦值
24.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因：這個時因為你的波形仿真文件（ vector source file ）中并沒有把所有的輸入信號(input pin)加進(jìn)去， 對于每一個輸入都需要有激勵源的
25 Warning:Output pins are stuck at VCC or GND
如果正是希望某些輸出被固定置高電平或低電平或者無所謂，就不用管它，否則請檢查代碼。這樣的輸出其實沒有什么意義.
26.Warning (10208): honored full_case synthesis attribute - differences between design synthesis and simulation may occur。
/* synopsys full_case */;
意思就是：告訴合成軟件你的case幾乎是full case，你（designer）可以保證沒有列出的case分支是永遠(yuǎn)也不會發(fā)生的。
目的：告訴合成軟體不用去考慮沒有列出的case分支，便于化簡。
限制：當(dāng)然只有synopsys 的合成軟體可以看懂了！所以不建議用，最好還是用default。
缺點：前后仿真不一致，綜合的結(jié)果和期望的不一致。
27：Warning: No exact pin location assignment(s) for 16 pins of 16 total pins
定義的管腳沒有和外部的管腳連接.
28：Warning: Ignored locations or region assignments to the following nodes
Warning: Node "78ledcom[4]" is assigned to location or region, but does not exist in design
設(shè)計中沒提到"78ledcom[4]" ，而分配了管腳給它。
說明：有時候運行了TCL腳本文件后需要修改，修改后有一些先前分配的管腳不需要了，如果沒有delete，則會出現(xiàn)此提示。
解決辦法：assignments->pins，把不用的管腳刪除即可（TCL腳本文件里的多余管腳分配語句最好也一起delete）。
PS:到此為止，有錯誤或警告時按F1查看幫組即可。
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