廉價消費類無線設(shè)備日益增多的功能要求更高的集成度。大型數(shù)字IP，如微處理器、數(shù)字信號處理器(DSP)或加密引擎，需要與“電源控制、數(shù)據(jù)轉(zhuǎn)換”等模擬模塊和“LNA、VCO、混頻器”等射頻(RF)模塊整合在一起。前者作為入侵源，會產(chǎn)生大量干擾噪聲，并散布到整個系統(tǒng)中，最終降低那些最敏感電路(受害者)的操作性能。
整個電氣信號完整性(ESI)機制是相當復雜的，它通過電壓降、串話和時延影響數(shù)字電路工作，同時也會影響模擬電路和射頻電路性能。至于后者，影響會更復雜，因為非常小的噪聲電平會隨時產(chǎn)生戲劇性的影響，而且不僅是伴隨在像數(shù)字領(lǐng)域中發(fā)生的特殊信號轉(zhuǎn)換旁。
總之，影響模擬和射頻電路的噪聲是由高頻運行大電子信號的電路引起的。這些入侵者可以是從電源吸取大量電流的數(shù)字、模擬或射頻電路的任何組合，由于各種物理互連和封裝寄生效應的存在而導致相當大的電源反彈。如圖1所示，這些寄生效應也能防止悉數(shù)收集來自入侵者到片外電路的所有噪聲，剩余噪聲將通過襯底、互連和封裝參數(shù)進行傳播。噪聲注入會發(fā)生在各種傳導機制上，如襯底偏置連接、來自源-漏結(jié)點的電容或金屬電容以及完好襯底結(jié)點。通過整個系統(tǒng)散布的噪聲在通過從互連與封裝耦合至RLC寄生效應的RC襯底發(fā)送時可以得到進一步濾波。
在應對ESI對模擬和射頻受害者影響的所有挑戰(zhàn)中，噪聲產(chǎn)生和注入的建模難度最大。關(guān)鍵是要同時在時域和頻域收集許多電源和襯底電流。圖2給出了一個最簡單的可能單元例子：CMOS緩沖器。這里得到的結(jié)果是一套具體的輸入偏移率和輸出負載條件。在實際應用中需要在各種操作設(shè)置情況下對標準庫中每個單元的所有系列品種進行建模。
一方面，目前主流EDA流程(如ECSM)中提供的現(xiàn)成噪聲模型只能處理時域中的電源噪聲。另一方面，最近考慮模擬/射頻影響的公開評論都集中在襯底噪聲建模，但并不兼容商用軟件的要求。
另外，互連并非主導因素，只是串話媒介，與純數(shù)字應用是不同的。從圖3在各種襯底類型情況下做的噪聲傳播仿真可以看出，對模擬和射頻應用而言，在1GHz以上通過互連和封裝的容性和感性耦合相當重要。
另外，干擾噪聲對模擬和射頻受害者的影響不只局限于時延，還有從不良偏置到全部性能參數(shù)劣化的各種可能，例如LNA噪聲指數(shù)、VCO上的相位噪聲和尖脈沖等，它們要求在時域和頻域都建立噪聲模型。
圖1. 包含ESI機制的無線系統(tǒng)。
圖2. 被數(shù)字緩沖器注入噪聲的例子：(a)輸入和輸出電壓，(b)供電電流和(c)大電流。
圖3. 仿真結(jié)果顯示了噪聲通過(a)標準CMOS工藝和(b)非常高阻抗襯底的襯底、互連和封裝傳播的結(jié)果。
襯底、互連和封裝寄生效應的影響分別取決于采用的制造技術(shù)、與所用標準單元相關(guān)的設(shè)計風格以及系統(tǒng)目標要求，因此更是增加了復雜性。
目前為止只有一個專用軟件平臺有助于高效地解決ESI問題，它能在設(shè)計流程中盡早發(fā)現(xiàn)系統(tǒng)弱點，并確定最合適的解決方案。
用于ESI分析的EDA解決方案
現(xiàn)對ESI方面的EDA解決方案的高級別要求總結(jié)如下：1)能夠建模任何硅片和封裝制造技術(shù)；2)能對標準單元庫進行預表征；3)從早期底層規(guī)劃到最終版圖驗證能夠統(tǒng)一建模技術(shù)以處理復雜IP和整個系統(tǒng)；4)無縫集成進大多數(shù)流行的設(shè)計流程。
對此，Coupling Wave Solutions(CWS)公司的答案是稱為WaveIntegrityTM的軟件平臺。如圖4所示，組成這個平臺的所有四款工具都是基于公共抽取和分析引擎。專用于表征制造數(shù)據(jù)的WaveMapperTM可以抽取必要的參數(shù)以精確地建模襯底和互連寄生效應。
圖4. CWS工具可以解決無線系統(tǒng)中的ESI問題。
WaveLibrarian能夠自動處理標準單元、內(nèi)核和I/O單元庫并產(chǎn)生緊湊的私有模型，同時將ESI增加到現(xiàn)有的單元描述集中。WaveModeler是一種IP模塊建模工具，允許IP提供商在不透露他們知識產(chǎn)權(quán)的核心內(nèi)容情況下交流ESI參數(shù)。WaveAnalyst是一款調(diào)查解決方案，有助于設(shè)計師在從RTL到最終版圖驗證的整個過程中分析和增強復雜系統(tǒng)和IP模塊的魯棒性。
數(shù)據(jù)準備
為了提高性能和容量，設(shè)計師應該使用WaveMapper和WaveLibrarian收集那些驅(qū)動噪聲注入和傳播的最重要特征參數(shù)。每個過程都要運行WaveMapper一次，以便抽取2.5D抽取引擎必需的襯底和互連特征參數(shù)。除了這種預處理能顯著加快抽取速度外，技術(shù)映射圖還能更好地保護對商用非常敏感的代工廠IP，因為它可以將摻雜規(guī)范壓縮成可防止反向工程的信息。
WaveLibrarian自動讀取行為和Spice描述以及標準單元的抽象和全部版圖，并計算出私有的ESI宏模型。這包括了電源和襯底資源形式的噪聲貢獻，以及提供所有資源與外圍單元之間鏈路的無源RC模型。
在表征過程中可以收集到許多噪聲指數(shù)。為了加快系統(tǒng)級分析，同時限制最終數(shù)據(jù)庫的大小，這些數(shù)據(jù)可以聚集起來形成一套簡化的等效諧波，如圖6所示，并被最終存儲，從而允許在復雜IP或完全系統(tǒng)分析期間在時域和頻域中進行高效重構(gòu)。
圖5. WaveLibrarian抽取簡單標準單元的噪聲模型。
圖6. 使用CWS后處理GUI可以觀察到WaveLibrarian抽取的電源噪聲。
對每個單元來說，通過改變輸入向量、輸入斜率和輸出負載可窮盡注入條件。在所有仿真結(jié)束時，可以用私有算法確定最壞、最差的注入指數(shù)以及典型的統(tǒng)計行為。
完整系統(tǒng)噪聲建模
從設(shè)計流程早期到最終版圖，建模噪聲發(fā)生遇到的最大挑戰(zhàn)是有效細節(jié)的變化等級。最詳細的數(shù)據(jù)只能在最終階段獲得，此時可以訪問到許多信息--完成最終布局布線的物理版圖、通過各種標準格式(GDSII，DEF，LEF，SPEF，DSPF)的信號延時和門負載等。
相反，在進入物理系統(tǒng)組裝之前，有效信息僅限于近似的門數(shù)量和估計面積，以及電源和時鐘域分配。為了克服這個階段詳細信息的缺乏，需要利用特殊算法提供這些條件下的噪聲估計。
當然，就像圖7中描述的那樣，精度等級會不斷變化，只有當最終版圖確定時才能達到最佳模型。例如，在最終版圖完成前不可能評估實際的工作狀態(tài)(延時，門負載)。即使在流程的更早時候，詳細網(wǎng)表也是無法確知的，因而增加了由特殊IP模塊注入的噪聲的不確定性。因此需要利用特殊方法來克服流程早期提供的有限精度。
圖7. 噪聲估計挑戰(zhàn)：具體的演變級別影響著精度。
在系統(tǒng)噪聲模型方面，CWS的策略是利用預表征化標準單元數(shù)據(jù)提出獨立于提供細節(jié)等級的三個噪聲術(shù)語：最差、典型和最好噪聲指數(shù)。這要感謝常用技術(shù)集在整個流程中的應用，最差和最好情況估計在物理描述接近最終版圖時會合并到一起。
CWS噪聲建模算法充分利用了可能從已有設(shè)計抽取的統(tǒng)計信息(典型的單元利用率、統(tǒng)計時延和負載分配等)。然后當細節(jié)公開時，估計就可以用實際數(shù)據(jù)代替，整個系統(tǒng)描述可以用相同的技術(shù)加以處理。這種方法可以確保最壞和最佳情況合并成只能在最終版圖后獲得的典型噪聲。
這種方法可以使噪聲估計遠在在物理實現(xiàn)之前進行，從而有助于作出重要的決定。事實上，如果最壞情況的噪聲分析不會引起任何ESI問題，那么后繼工作將是安全的，也很可能表示首個硅片不存在串話。相反，如果最好情況估計引起了潛在干擾，對物理實現(xiàn)的實施風險將特別大，需要采取嚴格的糾正措施，并有可能引發(fā)封裝、架構(gòu)等高層選擇。
整合了產(chǎn)生和傳播建模的分析結(jié)果
傳播模型是根據(jù)版圖描述自動運算的。整合了襯底、互連和封裝的自發(fā)和交互RLC寄生效應的結(jié)果網(wǎng)表可以用圖8描述的專用可視工具開發(fā)出來。
圖8. 使用WaveIntegrity圖形化后處理器可以發(fā)現(xiàn)(a)互連和襯底形狀以及(b)傳播網(wǎng)表(b)。
圖9. 使用WaveIntegrity瀏覽器可以看到時域和頻域中的干擾噪聲。
分割功能和噪聲分析以提高返工效率
過去，在任何解決方案可用之前，與混合數(shù)字/模塊/射頻系統(tǒng)中干擾相關(guān)的所有故障都是通過測量檢測到的；而且發(fā)現(xiàn)和修復這些問題很靠不住。早期噪聲估計也不是總能阻止從最終版圖回到功能性重新設(shè)計的反復。因為功能仿真器缺少到達受害者模塊的實際噪聲描述，因此設(shè)計返工將不可避免地在包含功能和物理實現(xiàn)的冗長繁復再設(shè)計環(huán)上發(fā)生(見圖10(a))。
圖10. 當噪聲分析結(jié)構(gòu)被反饋到功能仿真(b)時，冗長繁復的再設(shè)計環(huán)路(a)可被限制于分開的功能和ESI驗證。
CWS提供的解決方案旨在主流功能性仿真器(如Eldo、EldoRF、Spectre等)中實現(xiàn)ESI分析期間計算出的噪聲指數(shù)的自動反饋。作為結(jié)果，現(xiàn)在就可以評估受害者對實際噪聲的免疫能力?，F(xiàn)有電路設(shè)計技術(shù)也能在功能實現(xiàn)期間更有效地加以運用，并達到最可能的噪聲余量。如圖10(b)中的照片所示，物理實現(xiàn)環(huán)路就有極大的機會成功完成ESI分析。
另外，WaveIntegrity集成了校正機制，可以改進硅片發(fā)生故障后的高層噪聲估計。這一功能也是方便調(diào)查、提高解決方案解決大多數(shù)ESI難題效率的另一重要因素。作為自動化后向注釋的一個應用例子，圖11給出了對LC-tank VCO上產(chǎn)生的寄生噪聲尖峰的仿真結(jié)果。
圖11. 這是在LC-tank VCO的功能驗證期間對WaveIntegrity仿真過的噪聲進行自動化回注的例子。
調(diào)查和修復ESI故障
檢測ESI問題很關(guān)鍵，但還不夠。無論何時用WaveAnalyst監(jiān)視的干擾噪聲和/或功能仿真中的回注(back-annotation)展示出不可接受的電子行為時，設(shè)計師將面臨艱巨的調(diào)查挑戰(zhàn)。
一方面是使用后向注釋提高受害者對回注干擾噪聲的免疫力。另一方面是減少噪聲產(chǎn)生和傳播。在WaveAnalyst中有多個專用后處理引擎，因此這種調(diào)查過程非常有用。圖8所示的圖形化開發(fā)工具可以幫助設(shè)計師圖示傳播形狀，并開發(fā)寄生網(wǎng)表。這有助于解決最明顯的設(shè)計錯誤，如隔離結(jié)構(gòu)的錯誤連接(開路、與噪聲互連的短路)以及電源柵格問題。
另外，還可以為每個監(jiān)視節(jié)點產(chǎn)生主要入侵者的一個列表，它們以影響程度遞降的順序排列。有了這個清單后，設(shè)計師就可以確定影響必須被降低的有限噪聲注入電路。可以利用各種已知的設(shè)計技術(shù)達到這一目的，如選擇低噪聲替代品，使用獨立的電源，放寬時鐘要求等。
最后但并不是最不重要的一點是，如果上述解決方案全都用過后噪聲減少得還不夠，就要分析從單個噪聲源到指定監(jiān)視節(jié)點的轉(zhuǎn)移函數(shù)，并確定最有效的糾正措施：增加/修改保護環(huán)，使用制造特性(三阱)。當所有上述技術(shù)都失敗時，可以認為系統(tǒng)如果不做大的變化是不可行的，比如可以選擇更昂貴的封裝，或開始系統(tǒng)和架構(gòu)的重新設(shè)計。
調(diào)查、修復和驗證
不幸的是在生產(chǎn)和測試完成幾個月后會在實際硅片上發(fā)生這個例子。圖12(a)給出了在測試實驗室發(fā)現(xiàn)的問題總結(jié)。
如圖12(b)所示的那樣，在建模和分析這個設(shè)計后的WaveAnalyst輸出正確抓住了測量數(shù)據(jù)引起的隔離問題。在運行RedHat Entreprise Linux 3.0、時鐘頻率為3GHz的P4處理器和2Gb RAM的PC機上分析時間為22分鐘。接下來可以用WaveIntegrity后處理工具對故障作進一步調(diào)查。在這種特殊情況下，傳播形狀的可視化提供了快速清晰的解釋，如圖13所描述的那樣。
圖13. 在仿真中出現(xiàn)的額外噪聲可以通過將受害電路的地與內(nèi)部焊盤環(huán)短路而再現(xiàn)。
在這個圖形化幫助工具中，可以看到帶不同顏色的每個電源域。與認為襯底是理想的傳統(tǒng)電路抽取器相反，只有兩個互連圖形之間存在金屬連接時這兩個互連圖形才從屬于相同的電源網(wǎng)絡。因此，如果電源是通過不同焊盤送上芯片的，那么用于偏置特殊單元襯底的金屬形狀與用于偏置保護環(huán)的金屬形狀將被認為是不同的網(wǎng)絡(即使這兩個信號可能在片外連接到同一電位)。
在我們的實際例子中，非常奇怪的是可以觀察到內(nèi)部焊盤環(huán)和隔離偏置共用相同的顏色。事實上，內(nèi)部焊盤環(huán)用于反饋所有的ESD結(jié)構(gòu)，并承載顯著的噪聲電平。將這個網(wǎng)絡與隔離結(jié)構(gòu)連接在一起會引起許多問題，而不是提高免疫力。
在WaveIntegrity提供解釋后，設(shè)計就能得到糾正，再用另外20分鐘分析時間就可驗證隔離電路被恢復到了期望水平，如圖14所示。
圖14. 在完成WaveIntegrity指導的設(shè)計糾正后，新的分析確認受害電路已得到正確隔離。
結(jié)論
在相同裸片上或相同封裝中組裝射頻和/或模擬電路時，由于大型數(shù)字處理功能等固有噪聲模塊引起的電氣信號完整性(ESI)問題是相當復雜的。問題將經(jīng)過許多設(shè)計階段，而并不局限于最終的物理實現(xiàn)，因此需要牽涉到眾多不同專業(yè)水平(系統(tǒng)和模塊級的模擬、射頻和數(shù)字專業(yè)知識)的設(shè)計師。
總之，WaveIntegrity中的許多后分析工具提供了強大的指南功能，可以在進入成本高昂的生產(chǎn)階段之前通過高效的假設(shè)分析完成ESI問題的檢測、修復和確認。工具所具備的自動化程度允許任何設(shè)計師都能達到很快的速度，即使他們的專業(yè)知識非常有限。另外，在功能仿真中提供的干擾噪聲的自動回注提供了數(shù)字、模擬和射頻設(shè)計師之間非常便捷(和受歡迎)的交流通道。
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