TTL電平,CMOS電平,232/485電平，OC門,OD門基礎知識
1.RS232電平
或者說串口電平，有的甚至說計算機電平，所有的這些說法，指得都是計算機9針串口 (RS232)的電平，采用負邏輯，
-15v ~ -3v 代表1
+3v ~ +15v 代表0
2.RS485電平 和 RS422電平
由于兩者均采用差分傳輸(平衡傳輸)的方式，所以它們的電平方式，一般有兩個引腳 A,B
發(fā)送端 AB間的電壓差
+2 ~ +6v：1
-2 ~ -6v：0
接收端 AB間的電壓差
大于 +200mv 1
小于 -200mv 0
定義邏輯1為B>A的狀態(tài);
定義邏輯0為A>B的狀態(tài)。
AB之間的電壓差不小于200mv。
3.USB
電源線是5V，為USB設備提供最大500mA的電流，它與數(shù)據(jù)線上的電平無關，數(shù)據(jù)線是差分信號，通常D+和D-在+400mV~-400mV間變化。
在傳統(tǒng)的單端(Single-ended)通信中，一條線路來傳輸一個比特位。高電平為1，低電平為0.倘若在數(shù)據(jù)傳輸過程中受到干擾，高低電平信號完全可能因此產(chǎn)生突破臨界值的大幅度擾動，一旦高電平或低電平信號超出臨界值，信號就會出錯。在差分傳輸電路中，輸出電平為正電壓時表示邏輯1，輸出負電壓時表示邏輯0，而輸出0電壓是沒有意義的，它既不代表1，也不代表0.而差分通信中，干擾信號會同時進入相鄰的兩條信號線中，在信號接收端，兩個相同的干擾信號分別進入差分放大器的兩個反相輸入端后，輸出電壓為0.所以說，差分信號技術對干擾信號具有很強的免疫力。對于串行傳輸來說，LVDS能夠抵御外來干擾;而對于并行傳輸來說，LVDS不僅可以能夠抵御外來干擾，還能抵御數(shù)據(jù)傳輸線之間的串擾。因為上述原因，實際電路中只要使用低壓差分信號(Low Voltage Differential Signal, LVDS),350mV左右的振幅便能滿足近距離傳輸?shù)囊蟆＜俣ㄘ撦d電阻為100歐，采用LVDS方式傳輸數(shù)據(jù)時，如果雙絞線長度為10m，傳輸速率可達400Mbps;當電纜長度增加到20m時，速率將為100Mbps;而當電纜長度為100m時，速率只能達到10Mbps左右
4.傳輸速率
一對一的接頭的情況下
RS232 可做到雙向傳輸，全雙工通訊 最高傳輸速率 20kbps;
RS422 只能做到單向傳輸，半雙工通訊，最高傳輸速率10Mbps;
RS485 雙向傳輸，半雙工通訊, 最高傳輸速率10Mbps;
USB可以自動選擇HS(High-speed，高速，480Mbps)、FS(Full-speed，全速，12Mbps)和LS(Low-speed，低速，1.5Mbps)三種模式中的一種。
RS-422/485和RS-232是串口的接口標準，RS-422/485是差分輸入輸出，RS-232是單端輸入輸出。
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常用的邏輯電平
邏輯電平：有TTL、CMOS、LVTTL、ECL、PECL、GTL;RS232、RS422、LVDS等。
其中TTL和CMOS的邏輯電平按典型電壓可分為四類：5V系列(5V TTL和5V CMOS)、3.3V系列，2.5V系列和1.8V系列。
5V TTL和5V CMOS邏輯電平是通用的邏輯電平。
3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為LVTTL電平。
低電壓的邏輯電平還有2.5V和1.8V兩種。
TTL：Transistor-Transistor Logic 三極管邏輯。
Vcc：5V;
VOH>=2.4V;VOL<=0.5V;
VIH>=2V;VIL<=0.8V。
因為2.4V與5V之間還有很大空閑，對改善噪聲容限并沒什么好處，又會白白增大系統(tǒng)功耗，還會影響速度。所以后來就把一部分“砍”掉了。也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低電壓的LVTTL(Low Voltage TTL)。
3.3V LVTTL：
Vcc：3.3V;
VOH>=2.4V;VOL<=0.4V;
VIH>=2V;VIL<=0.8V。
2.5V LVTTL：
Vcc：2.5V;
VOH>=2.0V;VOL<=0.2V;
VIH>=1.7V;VIL<=0.7V。
更低的LVTTL不常用就先不講了。多用在處理器等高速芯片，使用時查看芯片手冊就OK了。
TTL使用注意：TTL電平一般過沖都會比較嚴重，可能在始端串22歐或33歐電阻;TTL電平輸入腳懸空時是內(nèi)部認為是高電平。要下拉的話應用1k以下電阻下拉。TTL輸出不能驅動CMOS輸入(要加上拉)。
CMOS：Complementary l Oxide Semiconductor PMOS+NMOS。
Vcc：5V;
VOH>=4.45V;VOL<=0.5V;
VIH>=3.5V;VIL<=1.5V。
相對TTL有了更大的噪聲容限，輸入阻抗遠大于TTL輸入阻抗。對應3.3V LVTTL，出現(xiàn)了LVCMOS，可以與3.3V的LVTTL直接相互驅動。
3.3V LVCMOS：
Vcc：3.3V;
VOH>=3.2V;VOL<=0.1V;
VIH>=2.0V;VIL<=0.7V。
2.5V LVCMOS：
Vcc：2.5V;
VOH>=2V;VOL<=0.1V;
VIH>=1.7V;VIL<=0.7V。
CMOS使用注意：CMOS結構內(nèi)部寄生有可控硅結構，當輸入或輸入管腳高于VCC一定值(比如一些芯片是0.7V)時，電流足夠大的話，可能引起閂鎖效應，導致芯片的燒毀。
ECL：Emitter Coupled Logic 發(fā)射極耦合邏輯電路(差分結構)
Vcc=0V;Vee：-5.2V;
VOH=-0.88V;VOL=-1.72V;
VIH=-1.24V;VIL=-1.36V。
速度快，驅動能力強，噪聲小，很容易達到幾百M的應用。但是功耗大，需要負電源。為簡化電源，出現(xiàn)了PECL(ECL結構，改用正電壓供電)和LVPECL。
PECL：Pseudo/Positive ECL
Vcc=5V;
VOH=4.12V;VOL=3.28V;
VIH=3.78V;VIL=3.64V
LVPELC：Low Voltage PECL
Vcc=3.3V;
VOH=2.42V;VOL=1.58V;
VIH=2.06V;VIL=1.94V
ECL、PECL、LVPECL使用注意：不同電平不能直接驅動。中間可用交流耦合、電阻網(wǎng)絡或專用芯片進行轉換。以上三種均為射隨輸出結構，必須有電阻拉到一個直流偏置電壓。(如多用于時鐘的LVPECL：直流匹配時用130歐上拉，同時用82歐下拉;交流匹配時用82歐上拉，同時用130歐下拉。但兩種方式工作后直流電平都在1.95V左右。)
前面的電平標準擺幅都比較大，為降低電磁輻射，同時提高開關速度又推出LVDS電平標準。
LVDS：Low Voltage Differential Signaling
差分對輸入輸出，內(nèi)部有一個恒流源3.5-4mA，在差分線上改變方向來表示0和1。通過外部的100歐匹配電阻(并在差分線上靠近接收端)轉換為±350mV的差分電平。[!--empirenews.page--]
LVDS使用注意：可以達到600M以上，PCB要求較高，差分線要求嚴格等長，差最好不超過10mil(0.25mm)。100歐電阻離接收端距離不能超過500mil，最好控制在300mil以內(nèi)。
TTL與CMOS區(qū)別
CMOS集成電路電源電壓可以在較大范圍內(nèi)變化，因而對電源的要求不像TTL集成電路那樣嚴格。用TTL電平他們就可以兼容
TTL集成電路是電流控制器件。TTL大部分都采用5V電源。
1.輸出高電平Uoh和輸出低電平Uol
Uoh≥2.4V,Uol≤0.4V
2.輸入高電平和輸入低電平
Uih≥2.0V，Uil≤0.8V
CMOS
CMOS電路是電壓控制器件，輸入電阻極大，對于干擾信號十分敏感，因此不用的輸入端不應開路，接到地或者電源上。CMOS電路的優(yōu)點是噪聲容限較寬，靜態(tài)功耗很小。
1.輸出高電平Uoh和輸出低電平Uol
Uoh≈VCC，Uol≈GND
2.輸入高電平Uoh和輸入低電平Uol
Uih≥0.7VCC,Uil≤0.2VCC (VCC為電源電壓，GND為地)
從上面可以看出:
在同樣5V電源電壓情況下，COMS電路可以直接驅動TTL，因為CMOS的輸出高電平大于2.0V,輸出低電平小于0.8V;而TTL電路則不能直接 驅動CMOS電路，TTL的輸出高電平為大于2.4V，如果落在2.4V～3.5V之間，則CMOS電路就不能檢測到高電平，低電平小于0.4V滿足要 求，所以在TTL電路驅動COMS電路時需要加上拉電阻。如果出現(xiàn)不同電壓電源的情況，也可以通過上面的方法進行判斷(VOL要小于VIL，VOH要大于VIH，是指一個連接當中的)。
如果電路中出現(xiàn)3.3V的COMS電路去驅動5V CMOS電路的情況，如3.3V單片機去驅動74HC,這種情況有以下幾種方法解決，最簡單的就是直接將74HC換成74HCT(74系列的輸入輸出在下 面有介紹)的芯片，因為3.3V CMOS 可以直接驅動5V的TTL電路;或者加電壓轉換芯片;還有就是把單片機的I/O口設為開漏，然后加上拉電阻到5V，這種情況下得根據(jù)實際情況調(diào)整電阻的大小，以保證信號的上升沿時間。
電平的上限和下限定義不一樣，CMOS具有更大的抗噪?yún)^(qū)域。
電流驅動能力不一樣，ttl一般提供25毫安的驅動能力，而CMOS一般在10毫安左右。
需要的電流輸入大小也不一樣，一般ttl需要2.5毫安左右，CMOS幾乎不需要電流輸入。
很多器件都是兼容ttl和CMOS的，datasheet會有說明。如果不考慮速度和性能，一般器件可以互換。但是需要注意有時候負載效應可能引起電路工作不正常，因為有些ttl電路需要下一級的輸入阻抗作為負載才能正常工作。
TTL和CMOS電平
1、TTL電平(什么是TTL電平)：
輸出高電平>2.4V,輸出低電平<0.4V。在室溫下，一般輸出高電平是3.5V，輸出低電平是0.2V。最小輸入高電平和低電平：輸入高電平>=2.0V，輸入低電平<=0.8V，噪聲容限是0.4V。
2、CMOS電平：
1邏輯電平電壓接近于電源電壓，0邏輯電平接近于0V。而且具有很寬的噪聲容限。
3、電平轉換電路：
因為TTL和COMS的高低電平的值不一樣(ttl 5v<==>cmos 3.3v)，所以互相連接時需要電平的轉換：就是用兩個電阻對電平分壓，沒有什么高深的東西。
4、OC門 ，即集電極開路門電路，OD門，即漏極開路門電路，必須外界上拉電阻和電源才能將開關電平作為高低電平用。否則它一般只作為開關大電壓和大電流負載，所以又叫做驅動門電路。
5、TTL和COMS電路比較：
1)TTL電路是電流控制器件，而CMOS電路是電壓控制器件。
2)TTL電路的速度快，傳輸延遲時間短(5-10ns)，但是功耗大。COMS電路的速度慢，傳輸延遲時間長(25-50ns),但功耗低。COMS電路本身的功耗與輸入信號的脈沖頻率有關，頻率越高，芯片集越熱，這是正?，F(xiàn)象。
3)COMS電路的鎖定效應：
COMS電路由于輸入太大的電流，內(nèi)部的電流急劇增大，除非切斷電源，電流一直在增大。這種效應就是鎖定效應。當產(chǎn)生鎖定效應時，COMS的內(nèi)部電流能達到40mA以上，很容易燒毀芯片。
防御措施： 1)在輸入端和輸出端加鉗位電路，使輸入和輸出不超過不超過規(guī)定電壓。
2)芯片的電源輸入端加去耦電路，防止VDD端出現(xiàn)瞬間的高壓。
3)在VDD和外電源之間加限流電阻，即使有大的電流也不讓它進去。
4)當系統(tǒng)由幾個電源分別供電時，開關要按下列順序：開啟時，先開啟COMS路得電 源，再開啟輸入信號和負載的電源;關閉時，先關閉輸入信號和負載的電源，再關閉COMS電路的電源。
6、COMS電路的使用注意事項
1)COMS電路時電壓控制器件，它的輸入總抗很大，對干擾信號的捕捉能力很強。所以，不用的管腳不要懸空，要接上拉電阻或者下拉電阻，給它一個恒定的電平。
2)輸入端接低內(nèi)阻的信號源時，要在輸入端和信號源之間要串聯(lián)限流電阻，使輸入的電流限制在1mA之內(nèi)。
3)當接長信號傳輸線時，在COMS電路端接匹配電阻。
4)當輸入端接大電容時，應該在輸入端和電容間接保護電阻。電阻值為R=V0/1mA.V0是外界電容上的電壓。
5)COMS的輸入電流超過1mA，就有可能燒壞COMS。
7、TTL門電路中輸入端負載特性(輸入端帶電阻特殊情況的處理)：
1)懸空時相當于輸入端接高電平。因為這時可以看作是輸入端接一個無窮大的電阻。
2)在門電路輸入端串聯(lián)10K電阻后再輸入低電平，輸入端出呈現(xiàn)的是高電平而不是低電平。因為由TTL門電路的輸入端負載特性可知，只有在輸入端接的串 聯(lián)電阻小于910歐 時，它輸入來的低電平信號才能被門電路識別出來，串聯(lián)電阻再大的話輸入端就一直呈現(xiàn)高電平。這個一定要注意。COMS門電路就不用考慮這些了。
8、TTL電路有集電極開路OC門 ，MOS管也有和集電極對應的漏極開路的OD門，它的輸 出就叫做開漏輸出。OC門在截止時有漏電流輸出，那就是漏電流，為什么有漏電流呢?那是因為當三極管截止的時候，它的基極電流約等于0，但是并不是真正的 為0，經(jīng)過三極管的集電極的電流也就不是真正的 0，而是約0。而這個就是漏電流。[!--empirenews.page--]
開漏輸出：OC門的輸出就是開漏輸出;OD門的輸出也是開漏輸出。它可以吸收很大的電流，但是不能向外輸出的電流。所以，為了能輸入和輸出電流，它使用的時候要跟電源和上拉電阻一齊用。OD門一般作為輸出緩沖/驅動器、電平轉換器以及滿足吸收大負載電流的需要。
9、什么叫做圖騰柱，它與開漏電路有什么區(qū)別?
TTL集成電路中，輸出有接上拉三極管的輸出叫做圖騰柱輸出，沒有的叫做OC門。因為TTL就是一個三級關，圖騰柱也就是兩個三級管推挽相連。所以推挽就是圖騰。一般圖騰式輸出，高電平400UA，低電平8MA
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CMOS 器件不用的輸入端必須連到高電平或低電平, 這是因為 CMOS 是高輸入阻抗器件, 理想狀態(tài)是沒有輸入電流的. 如果不用的輸入引腳懸空, 很容易感應到干擾信號, 影響芯片的邏輯運行, 甚至靜電積累永久性的擊穿這個輸入端, 造成芯片失效.
另外, 只有 4000 系列的 CMOS 器件可以工作在15伏電源下, 74HC, 74HCT 等都只能工作在 5伏電源下, 現(xiàn)在已經(jīng)有工作在 3伏和 2.5伏電源下的 CMOS 邏輯電路芯片了.
CMOS電平和TTL電平:
CMOS邏輯電平范圍比較大，范圍在3～15V，比如4000系列當5V供電時，輸出在4.6以上為高電平，輸出在0.05V以下為低電平。輸入在3.5V以上為高電平，輸入在1.5V以下為低電平。
而對于TTL芯片，供電范圍在0～5V，常見都是5V，如74系列5V供電，輸出在2.7V以上為高電平，輸出在 0.5V以下為低電平，輸入在2V以上為高電平，在0.8V以下為低電平。因此，CMOS電路與 TTL電路就有一個電平轉換的問題，使兩者電平域值能匹配。
有關邏輯電平的一些概念 ：
要了解邏輯電平的內(nèi)容，首先要知道以下幾個概念的含義：
輸入高電平(Vih)：保證邏輯門的輸入為高電平時所允許的最小輸入高電平，當輸入電平高于Vih時，則認為輸入電平為高電平。
輸入低電平(Vil)：保證邏輯門的輸入為低電平時所允許的最大輸入低電平，當輸入電平低于Vil時，則認為輸入電平為低電平。
輸出高電平(Voh)：保證邏輯門的輸出為高電平時的輸出電平的最小值，邏輯門的輸出為高電平時的電平值都必須大于此Voh。
輸出低電平(Vol)：保證邏輯門的輸出為低電平時的輸出電平的最大值，邏輯門的輸出為低電平時的電平值都必須小于此Vol。
閥值電平(Vt)：數(shù)字電路芯片都存在一個閾值電平，就是電路剛剛勉強能翻轉動作時的電平。它是一個界于Vil、Vih之間的電壓值，對于CMOS電路 的閾值電平，基本上是二分之一的電源電壓值，但要保證穩(wěn)定的輸 出，則必須要求輸入高電平> Vih，輸入低電平
對于一般的邏輯電平，以上參數(shù)的關系如下：
Voh > Vih > Vt > Vil > Vol
Ioh：邏輯門輸出為高電平時的負載電流(為拉電流)。
Iol：邏輯門輸出為低電平時的負載電流(為灌電流)。
Iih：邏輯門輸入為高電平時的電流(為灌電流)。
Iil：邏輯門輸入為低電平時的電流(為拉電流)。
門電路輸出極在集成單元內(nèi)不接負載電阻而直接引出作為輸出端，這種形式的門稱為開路門。開路的TTL、CMOS、ECL門分別稱為集電極開路(OC)、 漏極開路(OD)、發(fā)射極開路(OE)，使用時應審查是否接上拉電阻(OC、OD門)或下拉電阻(OE門)，以及電阻阻值是否合適。對于集電極開路 (OC)門，其上拉電阻阻值RL應滿足下面條件：
(1)：RL < (VCC-Voh)/(n*Ioh+m*Iih)
(2)：RL > (VCC-Vol)/(Iol+m*Iil)
其中n：線與的開路門數(shù);m：被驅動的輸入端數(shù)。
OC門，又稱集電極開路(漏極開路)與非門門電路，Open Collector(Open Drain)。
為什么引入OC門?
實際使用中,有時需要兩個或兩個以上與非門的輸出端連接在同一條導線上，將這些與非門上的數(shù)據(jù)(狀態(tài)電平)用同一條導線輸送出去。因此，需要一種新的與非門電路--OC門來實現(xiàn)“線與邏輯”。
OC門主要用于3個方面：
實現(xiàn)與或非邏輯，用做電平轉換，用做驅動器。由于OC門電路的輸出管的集電極懸空，使用時需外接一個上拉電阻Rp到電源VCC。OC門使用上拉電阻以輸 出高電平，此外為了加大輸出引腳的驅動能力，上拉電阻阻值的選擇原則，從降低功耗及芯片的灌電流能力考慮應當足夠大;從確保足夠的驅動電流考慮應當足夠 小。
線與邏輯，即兩個輸出端(包括兩個以上)直接互連就可以實現(xiàn)“AND”的邏輯功能。在總線傳輸?shù)葘嶋H應用中需要多個門的輸出端并聯(lián)連接使用，而一般 TTL門輸出端并不能直接并接使用，否則這些門的輸出管之間由于低阻抗形成很大的短路電流(灌電流)，而燒壞器件。在硬件上，可用OC門或三態(tài)門(ST 門)來實現(xiàn)。 用OC門實現(xiàn)線與，應同時在輸出端口應加一個上拉電阻。
三態(tài)門(ST門)主要用在應用于多個門輸出共享數(shù)據(jù)總線，為避免多個門輸出同時占用數(shù)據(jù)總線，這些門的使能信號(EN)中只允許有一個為有效電平(如高 電平)，由于三態(tài)門的輸出是推拉式的低阻輸出，且不需接上拉(負載)電阻，所以開關速度比OC門快，常用三態(tài)門作為輸出緩沖器。
什么是OC、OD?
集電極開路門(集電極開路 OC 或漏極開路 OD)
Open-Drain是漏極開路輸出的意思，相當于集電極開路(Open-Collector)輸出，即TTL中的集電極開路(OC)輸出。一般用于線或、線與，也有的用于電流驅動。
Open-Drain是對MOS管而言，Open-Collector是對雙極型管而言，在用法上沒啥區(qū)別。
開漏形式的電路有以下幾個特點：
a. 利用外部電路的驅動能力，減少IC內(nèi)部的驅動。 或驅動比芯片電源電壓高的負載.
b.可以將多個開漏輸出的Pin，連接到一條線上。通過一只上拉電阻，在不增加任何器件的情況下，形成“與邏輯”關系。這也是I2C，SMBus等總線 判斷總線占用狀態(tài)的原理。如果作為圖騰輸出必須接上拉電阻。接容性負載時，下降延是芯片內(nèi)的晶體管，是有源驅動，速度較快;上升延是無源的外接電阻，速度 慢。如果要求速度高電阻選擇要小，功耗會大。所以負載電阻的選擇要兼顧功耗和速度。[!--empirenews.page--]
c. 可以利用改變上拉電源的電壓，改變傳輸電平。例如加上上拉電阻就可以提供TTL/CMOS電平輸出等。
d. 開漏Pin不連接外部的上拉電阻，則只能輸出低電平。一般來說，開漏是用來連接不同電平的器件，匹配電平用的。
正常的CMOS輸出級是上、下兩個管子，把上面的管子去掉就是OPEN-DRAIN了。這種輸出的主要目的有兩個：電平轉換和線與。
由于漏級開路，所以后級電路必須接一上拉電阻，上拉電阻的電源電壓就可以決定輸出電平。這樣你就可以進行任意電平的轉換了。
線與功能主要用于有多個電路對同一信號進行拉低操作的場合，如果本電路不想拉低，就輸出高電平，因為OPEN-DRAIN上面的管子被拿掉，高電平是靠外接的上拉電阻實現(xiàn)的。(而正常的CMOS輸出級，如果出現(xiàn)一個輸出為高另外一個為低時，等于電源短路。)
OPEN-DRAIN提供了靈活的輸出方式，但是也有其弱點，就是帶來上升沿的延時。因為上升沿是通過外接上拉無源電阻對負載充電，所以當電阻選擇小時延時就小，但功耗大;反之延時大功耗小。所以如果對延時有要求，則建議用下降沿輸出。
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