7nm之后 晶體管技術(shù)何去何從？
[導(dǎo)讀]FinFET晶體管大量的金錢和精力都花在探索FinFET工藝，它會持續(xù)多久和為什么要替代他們？在近期內(nèi)，從先進(jìn)的芯片工藝路線圖中看已經(jīng)相當(dāng)清楚。芯片會基于今天的FinFET工藝技術(shù)或者另一種FDSOI工藝的平面技術(shù)，有望可縮
FinFET晶體管
大量的金錢和精力都花在探索FinFET工藝，它會持續(xù)多久和為什么要替代他們？
在近期內(nèi)，從先進(jìn)的芯片工藝路線圖中看已經(jīng)相當(dāng)清楚。芯片會基于今天的FinFET工藝技術(shù)或者另一種FDSOI工藝的平面技術(shù)，有望可縮小到10nm節(jié)點(diǎn)。但是到7nm及以下時，目前的CMOS工藝路線圖已經(jīng)不十分清晰。
半導(dǎo)體業(yè)已經(jīng)探索了一些下一代晶體管技術(shù)的候選者。例如在7nm時，采用高遷移率的FinFET，及用III-V族元素作溝道材料來提高電荷的遷移率。然后，到5nm時，可能會有兩種技術(shù)，其中一種是環(huán)柵FET，和另一種是隧道FET（TFET），它們在比較中有微弱的優(yōu)勢。原因都是因?yàn)樽罱KCMOS器件的靜電問題，一種是在溝道的四周圍繞著柵極的結(jié)構(gòu)。相比之下，TFETs是依賴陡峭的亞閾值斜率晶體管來降低功耗。
這場競賽還遠(yuǎn)未結(jié)束。顯然在芯片制造商之間可能已經(jīng)達(dá)成以下共識：下一代器件的結(jié)構(gòu)選擇，包括III-V族的FinFET；環(huán)柵的FinFET；量子阱；硅納米線；SOIFinFET和TFET等。
未來仍有很長的路要走。除此之外，還有另一條路可能采用一種垂直的芯片架構(gòu)，如2.5D/3D堆疊芯片以及單片3DIC。
總之，英特爾，臺積電和一些其他公司，它們均認(rèn)為環(huán)柵技術(shù)可能會略占上風(fēng)。Intel的Mayberry說，英特爾也正在研究它，這可能是能被每個人都能接受的工藝路線圖。
芯片制造商可能需要開發(fā)一種以上的架構(gòu)類型，因?yàn)闆]有一種單一的技術(shù)可為未來的應(yīng)用是個理想的選擇。Intel公司副總裁，元件技術(shù)和制造部主任MichaelMayberry說。這不可能是一個單一的答案，有許多不同的答案，將針對不同的細(xì)分市場?！?BR>
英特爾同樣也對TFET技術(shù)表示出濃厚的興趣，盡管其他人有不同的意見。最終的贏家和輸家將取決于成本，可制造性和功能性。Mayberry說，例如，最為看好的是晶體管的柵極四周被碳納米線包圍起來，但是我們不知道怎樣去實(shí)現(xiàn)它。所以這可能不是一個最佳的選擇方案，它必須要能進(jìn)行量產(chǎn)。
另一個問題是產(chǎn)業(yè)能否保持仍是每兩年的工藝技術(shù)節(jié)點(diǎn)的節(jié)奏。隨著越來越多的經(jīng)濟(jì)因素開始發(fā)揮作用，相信未來半導(dǎo)體業(yè)移動到下一代工藝節(jié)點(diǎn)的時間會減緩，甚至可能會不按70%的比例縮小，而延伸下一代的工藝節(jié)點(diǎn)。
延伸FinFET工藝
在2014年英特爾預(yù)計(jì)將推出基于14nm工藝的第二代FinFET技術(shù)。同樣在今年，格羅方德，臺積電和三星也分別有計(jì)劃推出他們的14nm級的第一代FinFET技術(shù)。
intel公司也正分別開發(fā)10nm的FinFET技術(shù)，然而現(xiàn)在的問題是產(chǎn)業(yè)如何延伸FinFET工藝？對于FinFET技術(shù)，IMEC的工藝技術(shù)高級副總裁，AnSteegen說，在10nm到7nm節(jié)點(diǎn)時柵極已經(jīng)喪失溝道的控制能力。Steegen說，理想的方案是我們可以把一個單一的FinFET最大限度地降到寬度為5nm和柵極長度為10nm。
所以到7nm時，業(yè)界必須考慮一種新的技術(shù)選擇。根據(jù)不同產(chǎn)品的路線圖及行業(yè)高管的見解，主要方法是采用高遷移率或者III-V族的FinFET結(jié)構(gòu)。應(yīng)用材料公司蝕刻技術(shù)部的副總裁BradleyHoward說，從目前的態(tài)勢，在7nm節(jié)點(diǎn)時III-V族溝道材料可能會插入。
在今天的硅基的FinFET結(jié)構(gòu)中在7nm時電子遷移率會退化。由于鍺（Ge）和III-V元素材料具有較高的電子傳輸能力，允許更快的開關(guān)速度。據(jù)專家說，第一個III-V族的FinFET結(jié)構(gòu)可能由在pFET中的Ge組成。然后，下一代的III-V族的FinFET可能由鍺構(gòu)成pFET或者銦鎵砷化物（InGaAs）組成NFET。
高遷移率的FinFET也面臨一些挑戰(zhàn)，包括需要具有集成不同的材料和結(jié)構(gòu)的能力。為了幫助解決部分問題，行業(yè)正在開發(fā)一種硅鰭的替換工藝。這取決于你的目標(biāo)，但是III-V族的FinFET將最有可能用來替代鰭的技術(shù)，Howard說?；旧?，你做的是替代鰭。你要把硅鰭的周圍用氧化物包圍起來。這樣基本上是把硅空出來用III-V族元素來替代。
什么是環(huán)柵結(jié)構(gòu)
在7nm以下，F(xiàn)inFET的結(jié)構(gòu)變得有點(diǎn)冒險Howard說。未來有潛力的器件中會采用環(huán)柵結(jié)構(gòu)，使我們有可能在7nm以下節(jié)點(diǎn)時再延伸幾代。
然后，到5nm時，產(chǎn)業(yè)可能延伸采用高遷移率的FinFET。另一種選擇是建立一個量子阱的FinFET器件。但是在許多場合可能是下一代的III-V族的FinFET。Howard說在量子阱的FinFET中，組成器件的一個阱把載流子限制在內(nèi)。從學(xué)術(shù)的角度來看量子阱是十分有趣的。
根據(jù)IBM的說法，由于在FinFET中鰭的寬度才5nm，溝道寬度的變化可能會導(dǎo)致不良的VT的變化和遷移率損失。一個有前途的選擇，采用環(huán)柵的FET可以規(guī)避此問題。環(huán)柵FET是一種多柵的結(jié)構(gòu)，其中柵極是放置在一個溝道的四周?；旧鲜且粋€硅納米線被柵極包圍。這就是你的晶體管，它看起來不同，但實(shí)際上仍是有一個源，一個漏和一個柵極。
格羅方德的高級技術(shù)會員AnChen說采用環(huán)柵結(jié)構(gòu)有一些優(yōu)點(diǎn)和缺點(diǎn)，但是我認(rèn)為很有前途。雖然柵極的四周有更好的靜電場，但是也有一些制造工藝的問題。
環(huán)柵FET工藝制造困難，以及昂貴。它的復(fù)雜性有一例，IBM最近描述了一個用硅納米線環(huán)柵的MOSFET，它實(shí)現(xiàn)了約30nm的納米線間距和縮小的柵極間距為60nm。這個器件有一個有效的12.8nm納米線。
在IBM的環(huán)柵極制造工藝中，兩個landingpads（著陸墊）形成于基板。納米線的形成和水平方向懸浮在著陸墊上。然后，圖案化的垂直柵極在懸浮的納米線上。這樣的工藝使多個柵極構(gòu)成在共同的懸浮區(qū)上。
根據(jù)IBM說，形成間隔后，然后在柵極的以外區(qū)域切斷硅納米線，再在間隔的邊緣在原位進(jìn)行摻雜的硅外延生長，在間隔邊緣的硅納米線其橫截面就顯出來。最后用傳統(tǒng)的自對準(zhǔn)鎳基硅化物作接觸和銅互連完成器件的制作。
環(huán)柵結(jié)構(gòu)也有其他的作法。例如，新加坡國立大學(xué)，Soitec和法國LETI最近描述一個Ge的環(huán)柵納米線pFET。寬度為3.5nm納米線，該器件還與相變材料Ge2Sb2Te5（GST）集成一體，作為一個線性的stressor，從而提高它的遷移率。
與此同時，英特爾正在作不同的環(huán)柵結(jié)構(gòu)。
Intel的Mayberry說，直徑約6nm，我們可以做得更小些。它是由許多不同的材料作成，采用原子層精密生長在一個3D空間中。所以相當(dāng)困難進(jìn)行量產(chǎn)。這是一個尚未解決的問題，我們正在研究。
其它的選擇
環(huán)柵結(jié)構(gòu)不是唯一的選擇。我們的工作還表明，量子阱的FinFET也有相當(dāng)?shù)撵o電的優(yōu)勢。IMEC的邏輯程序經(jīng)理AaronThean說。實(shí)際上，量子阱是一種絕緣的概念，量子阱可被用來防止泄漏。[!--empirenews.page--]
最近，IMEC，格羅方德和三星演示了一種量子阱的FinFET。它們采用鰭的替換工藝，引變材料Ge基溝道PFET。你可以作一個量子阱器件用III-V族，也可以不用鍺，甚至不用硅及硅鍺。
量子阱器件的另一種形式是采用FDSOI工藝，其中硅作為一個阱及氧化物作為阻擋層。IBM的顧問AliKhakifirooz說，我的觀點(diǎn)是在7nm時仍然可在SOI上用內(nèi)置形變方式形成一個Si和SiGeFinFET。
IBM也正在進(jìn)行的另一種技術(shù)，稱為“積極縮小的應(yīng)變硅直接在絕緣體上（SSDOI）的FinFET。在這項(xiàng)技術(shù)中，硅片有一個鍵合氧化物的應(yīng)變硅層。FDSOI技術(shù)據(jù)猜測可能比體硅更容易加工制造，但是襯底是更昂貴和基礎(chǔ)設(shè)施條件還不夠成熟。
事實(shí)上，每一種下一代晶體管的候選者都需有不同的平衡，作出選擇是困難與復(fù)雜的。IBM的AliKhakifirooz認(rèn)為我個人對III-V族作為MOSFET溝道中硅的替代材料表示極大關(guān)注。相比FinFET環(huán)柵的四周有更好的靜電場。環(huán)柵極可以擴(kuò)展到更短的LG溝道長度，但也有一些挑戰(zhàn)。例如，如果環(huán)柵極是用本體硅襯底，它需要一些技巧用來隔離柵與基板，而沒有電容的懲罰。
還有其他的，也許更重要的，但是要仔細(xì)權(quán)衡。事實(shí)上，許多人都在作環(huán)柵工藝。無論我們看到它在7nm或5nm生產(chǎn)是另外的事。你或許需要，或需并不要環(huán)柵極。我們需要對于這個問題的回答首先來自電路設(shè)計(jì)人員，然后才是技術(shù)專家。
大量的金錢和精力都花在探索FinFET工藝，它會持續(xù)多久和為什么要替代他們？
在近期內(nèi)，從先進(jìn)的芯片工藝路線圖中看已經(jīng)相當(dāng)清楚。芯片會基于今天的FinFET工藝技術(shù)或者另一種FDSOI工藝的平面技術(shù)，有望可縮小到10nm節(jié)點(diǎn)。但是到7nm及以下時，目前的CMOS工藝路線圖已經(jīng)不十分清晰。
半導(dǎo)體業(yè)已經(jīng)探索了一些下一代晶體管技術(shù)的候選者。例如在7nm時，采用高遷移率的FinFET，及用III-V族元素作溝道材料來提高電荷的遷移率。然后，到5nm時，可能會有兩種技術(shù)，其中一種是環(huán)柵FET，和另一種是隧道FET（TFET），它們在比較中有微弱的優(yōu)勢。原因都是因?yàn)樽罱KCMOS器件的靜電問題，一種是在溝道的四周圍繞著柵極的結(jié)構(gòu)。相比之下，TFETs是依賴陡峭的亞閾值斜率晶體管來降低功耗。
這場競賽還遠(yuǎn)未結(jié)束。顯然在芯片制造商之間可能已經(jīng)達(dá)成以下共識：下一代器件的結(jié)構(gòu)選擇，包括III-V族的FinFET；環(huán)柵的FinFET；量子阱；硅納米線；SOIFinFET和TFET等。
未來仍有很長的路要走。除此之外，還有另一條路可能采用一種垂直的芯片架構(gòu)，如2.5D/3D堆疊芯片以及單片3DIC。
總之，英特爾，臺積電和一些其他公司，它們均認(rèn)為環(huán)柵技術(shù)可能會略占上風(fēng)。Intel的Mayberry說，英特爾也正在研究它，這可能是能被每個人都能接受的工藝路線圖。
芯片制造商可能需要開發(fā)一種以上的架構(gòu)類型，因?yàn)闆]有一種單一的技術(shù)可為未來的應(yīng)用是個理想的選擇。Intel公司副總裁，元件技術(shù)和制造部主任MichaelMayberry說。這不可能是一個單一的答案，有許多不同的答案，將針對不同的細(xì)分市場?！?BR>
英特爾同樣也對TFET技術(shù)表示出濃厚的興趣，盡管其他人有不同的意見。最終的贏家和輸家將取決于成本，可制造性和功能性。Mayberry說，例如，最為看好的是晶體管的柵極四周被碳納米線包圍起來，但是我們不知道怎樣去實(shí)現(xiàn)它。所以這可能不是一個最佳的選擇方案，它必須要能進(jìn)行量產(chǎn)。
另一個問題是產(chǎn)業(yè)能否保持仍是每兩年的工藝技術(shù)節(jié)點(diǎn)的節(jié)奏。隨著越來越多的經(jīng)濟(jì)因素開始發(fā)揮作用，相信未來半導(dǎo)體業(yè)移動到下一代工藝節(jié)點(diǎn)的時間會減緩，甚至可能會不按70%的比例縮小，而延伸下一代的工藝節(jié)點(diǎn)。
延伸FinFET工藝
在2014年英特爾預(yù)計(jì)將推出基于14nm工藝的第二代FinFET技術(shù)。同樣在今年，格羅方德，臺積電和三星也分別有計(jì)劃推出他們的14nm級的第一代FinFET技術(shù)。
intel公司也正分別開發(fā)10nm的FinFET技術(shù)，然而現(xiàn)在的問題是產(chǎn)業(yè)如何延伸FinFET工藝？對于FinFET技術(shù)，IMEC的工藝技術(shù)高級副總裁，AnSteegen說，在10nm到7nm節(jié)點(diǎn)時柵極已經(jīng)喪失溝道的控制能力。Steegen說，理想的方案是我們可以把一個單一的FinFET最大限度地降到寬度為5nm和柵極長度為10nm。
所以到7nm時，業(yè)界必須考慮一種新的技術(shù)選擇。根據(jù)不同產(chǎn)品的路線圖及行業(yè)高管的見解，主要方法是采用高遷移率或者III-V族的FinFET結(jié)構(gòu)。應(yīng)用材料公司蝕刻技術(shù)部的副總裁BradleyHoward說，從目前的態(tài)勢，在7nm節(jié)點(diǎn)時III-V族溝道材料可能會插入。
在今天的硅基的FinFET結(jié)構(gòu)中在7nm時電子遷移率會退化。由于鍺（Ge）和III-V元素材料具有較高的電子傳輸能力，允許更快的開關(guān)速度。據(jù)專家說，第一個III-V族的FinFET結(jié)構(gòu)可能由在pFET中的Ge組成。然后，下一代的III-V族的FinFET可能由鍺構(gòu)成pFET或者銦鎵砷化物（InGaAs）組成NFET。
高遷移率的FinFET也面臨一些挑戰(zhàn)，包括需要具有集成不同的材料和結(jié)構(gòu)的能力。為了幫助解決部分問題，行業(yè)正在開發(fā)一種硅鰭的替換工藝。這取決于你的目標(biāo)，但是III-V族的FinFET將最有可能用來替代鰭的技術(shù)，Howard說?；旧?，你做的是替代鰭。你要把硅鰭的周圍用氧化物包圍起來。這樣基本上是把硅空出來用III-V族元素來替代。
什么是環(huán)柵結(jié)構(gòu)
在7nm以下，F(xiàn)inFET的結(jié)構(gòu)變得有點(diǎn)冒險Howard說。未來有潛力的器件中會采用環(huán)柵結(jié)構(gòu)，使我們有可能在7nm以下節(jié)點(diǎn)時再延伸幾代。
然后，到5nm時，產(chǎn)業(yè)可能延伸采用高遷移率的FinFET。另一種選擇是建立一個量子阱的FinFET器件。但是在許多場合可能是下一代的III-V族的FinFET。Howard說在量子阱的FinFET中，組成器件的一個阱把載流子限制在內(nèi)。從學(xué)術(shù)的角度來看量子阱是十分有趣的。
根據(jù)IBM的說法，由于在FinFET中鰭的寬度才5nm，溝道寬度的變化可能會導(dǎo)致不良的VT的變化和遷移率損失。一個有前途的選擇，采用環(huán)柵的FET可以規(guī)避此問題。環(huán)柵FET是一種多柵的結(jié)構(gòu)，其中柵極是放置在一個溝道的四周?；旧鲜且粋€硅納米線被柵極包圍。這就是你的晶體管，它看起來不同，但實(shí)際上仍是有一個源，一個漏和一個柵極。
格羅方德的高級技術(shù)會員AnChen說采用環(huán)柵結(jié)構(gòu)有一些優(yōu)點(diǎn)和缺點(diǎn)，但是我認(rèn)為很有前途。雖然柵極的四周有更好的靜電場，但是也有一些制造工藝的問題。
環(huán)柵FET工藝制造困難，以及昂貴。它的復(fù)雜性有一例，IBM最近描述了一個用硅納米線環(huán)柵的MOSFET，它實(shí)現(xiàn)了約30nm的納米線間距和縮小的柵極間距為60nm。這個器件有一個有效的12.8nm納米線。
在IBM的環(huán)柵極制造工藝中，兩個landingpads（著陸墊）形成于基板。納米線的形成和水平方向懸浮在著陸墊上。然后，圖案化的垂直柵極在懸浮的納米線上。這樣的工藝使多個柵極構(gòu)成在共同的懸浮區(qū)上。
根據(jù)IBM說，形成間隔后，然后在柵極的以外區(qū)域切斷硅納米線，再在間隔的邊緣在原位進(jìn)行摻雜的硅外延生長，在間隔邊緣的硅納米線其橫截面就顯出來。最后用傳統(tǒng)的自對準(zhǔn)鎳基硅化物作接觸和銅互連完成器件的制作。
環(huán)柵結(jié)構(gòu)也有其他的作法。例如，新加坡國立大學(xué)，Soitec和法國LETI最近描述一個Ge的環(huán)柵納米線pFET。寬度為3.5nm納米線，該器件還與相變材料Ge2Sb2Te5（GST）集成一體，作為一個線性的stressor，從而提高它的遷移率。
與此同時，英特爾正在作不同的環(huán)柵結(jié)構(gòu)。
Intel的Mayberry說，直徑約6nm，我們可以做得更小些。它是由許多不同的材料作成，采用原子層精密生長在一個3D空間中。所以相當(dāng)困難進(jìn)行量產(chǎn)。這是一個尚未解決的問題，我們正在研究。
其它的選擇
環(huán)柵結(jié)構(gòu)不是唯一的選擇。我們的工作還表明，量子阱的FinFET也有相當(dāng)?shù)撵o電的優(yōu)勢。IMEC的邏輯程序經(jīng)理AaronThean說。實(shí)際上，量子阱是一種絕緣的概念，量子阱可被用來防止泄漏。[!--empirenews.page--]
最近，IMEC，格羅方德和三星演示了一種量子阱的FinFET。它們采用鰭的替換工藝，引變材料Ge基溝道PFET。你可以作一個量子阱器件用III-V族，也可以不用鍺，甚至不用硅及硅鍺。
量子阱器件的另一種形式是采用FDSOI工藝，其中硅作為一個阱及氧化物作為阻擋層。IBM的顧問AliKhakifirooz說，我的觀點(diǎn)是在7nm時仍然可在SOI上用內(nèi)置形變方式形成一個Si和SiGeFinFET。
IBM也正在進(jìn)行的另一種技術(shù)，稱為“積極縮小的應(yīng)變硅直接在絕緣體上（SSDOI）的FinFET。在這項(xiàng)技術(shù)中，硅片有一個鍵合氧化物的應(yīng)變硅層。FDSOI技術(shù)據(jù)猜測可能比體硅更容易加工制造，但是襯底是更昂貴和基礎(chǔ)設(shè)施條件還不夠成熟。
事實(shí)上，每一種下一代晶體管的候選者都需有不同的平衡，作出選擇是困難與復(fù)雜的。IBM的AliKhakifirooz認(rèn)為我個人對III-V族作為MOSFET溝道中硅的替代材料表示極大關(guān)注。相比FinFET環(huán)柵的四周有更好的靜電場。環(huán)柵極可以擴(kuò)展到更短的LG溝道長度，但也有一些挑戰(zhàn)。例如，如果環(huán)柵極是用本體硅襯底，它需要一些技巧用來隔離柵與基板，而沒有電容的懲罰。
還有其他的，也許更重要的，但是要仔細(xì)權(quán)衡。事實(shí)上，許多人都在作環(huán)柵工藝。無論我們看到它在7nm或5nm生產(chǎn)是另外的事。你或許需要，或需并不要環(huán)柵極。我們需要對于這個問題的回答首先來自電路設(shè)計(jì)人員，然后才是技術(shù)專家。
下載文檔
