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[導(dǎo)讀]英國ARM和美國鏗騰設(shè)計(jì)系統(tǒng)(Cadence Design Systems)宣布,兩公司在ARM處理器內(nèi)核“Cortex-A”系列的封裝設(shè)計(jì)(Hardening)進(jìn)行了協(xié)調(diào)(鏗騰英文發(fā)布資料)。Hardening是指,將不依存于特定半導(dǎo)體工藝的RTL(Regis

英國ARM和美國鏗騰設(shè)計(jì)系統(tǒng)(Cadence Design Systems)宣布,兩公司在ARM處理器內(nèi)核“Cortex-A”系列的封裝設(shè)計(jì)(Hardening)進(jìn)行了協(xié)調(diào)(鏗騰英文發(fā)布資料)。Hardening是指,將不依存于特定半導(dǎo)體工藝的RTL(Register Transfer Level,寄存器轉(zhuǎn)移級)的軟IP內(nèi)核應(yīng)用于為特定半導(dǎo)體工藝優(yōu)化的掩模設(shè)計(jì)。

隨著半導(dǎo)體工藝向微細(xì)化發(fā)展,Hardening變得越來越復(fù)雜,越來越難。因此,為了使Hardening變得容易,ARM提出了追加信息(數(shù)據(jù))的POP(Processor Optimization Package,處理器優(yōu)化方案)。POP的內(nèi)容因工藝及處理器內(nèi)核的世代等不同而略有不同,根據(jù)此次的發(fā)布資料,POP主要由3方面組成。

(1)為特定內(nèi)核及特定工藝優(yōu)化的“Artisan”物理IP(電路類庫,即標(biāo)準(zhǔn)單元和內(nèi)存緩存配置);(2)以多種構(gòu)成及設(shè)計(jì)為對象進(jìn)行Hardening的結(jié)果的報(bào)告。(3)用于Hardening的多種知識,也就是布圖規(guī)劃、腳本、實(shí)用性及封裝設(shè)計(jì)指南等。

ARM以前主要與工藝方(硅代工企業(yè))推進(jìn)POP優(yōu)化,而今后還將與EDA企業(yè)積極推進(jìn)此項(xiàng)工作。此次宣布面向鏗騰的EDA工具群優(yōu)化了Cortex-A的POP。其第一步就是面向鏗騰的執(zhí)行(RTL→GDS-II)設(shè)計(jì)用EDA工具群“Cadence Encounter”,優(yōu)化了用臺積電40LP工藝進(jìn)行Hardening的Cortex-A9的POP。今后還將面向Cadence Encounter,優(yōu)化以臺積電28HPM工藝及Cortex-A15為對象的POP等。

Cadence Encounter包括邏輯合成工具“RTL Compiler”、自動配置布線工具“Encounter Digital Implementation System”、寄生參數(shù)提取工具“Cadence QRC Extraction”、時序分析工具“Encounter Timing System”,以及時鐘和數(shù)據(jù)線的同時優(yōu)化技術(shù)“CCOpt:Clock Concurrent Optimization”等。(記者:小島郁太郎,Tech-On!)

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