專家：FinFET并非半導(dǎo)體演進(jìn)最佳選項(xiàng)

在歷史上，半導(dǎo)體產(chǎn)業(yè)的成長仰賴制程節(jié)點(diǎn)每一次微縮所帶來的電晶體成本下降；但下一代晶片恐怕不會(huì)再伴隨著成本下降，這將會(huì)是半導(dǎo)體產(chǎn)業(yè)近20~30年來面臨的最嚴(yán)重挑戰(zhàn)。
具體來說，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過每個(gè)邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問題部分源自于在新制程節(jié)點(diǎn)，難以維持高參數(shù)良率(parametric yields)以及低缺陷密度(defect density)。

20奈米節(jié)點(diǎn)在達(dá)到低漏電方面有困難，是因?yàn)樵趽诫s均勻度(doping uniformity)、線邊緣粗糙度(line edge roughness)以及其他物理性參數(shù)的控制上遭遇挑戰(zhàn)，那些參數(shù)對(duì)制程中的細(xì)微變化都十分敏感。此外20奈米節(jié)點(diǎn)對(duì)雙重圖形(double patterning)的需求，也帶來了比28奈米更高的每片晶圓成本。

16/14奈米 FinFET 制程節(jié)點(diǎn)與20奈米節(jié)點(diǎn)采用相同的導(dǎo)線結(jié)構(gòu)，因此晶片面積只比20奈米節(jié)點(diǎn)小了8~10%；該制程節(jié)點(diǎn)也面臨與應(yīng)力控制、疊對(duì)(overlay)，以及其他與3D結(jié)構(gòu)的階梯覆蓋率(step coverage)、制程均勻度相關(guān)的因素。


半導(dǎo)體各個(gè)制程節(jié)點(diǎn)的每閘成本估計(jì) (來源：International Business Strategies)

成本問題將會(huì)永久存在，因?yàn)殡S著28奈米塊狀CMOS制程日益成熟，晶圓折舊成本(depreciation cost)將比產(chǎn)量爬升與初始高量產(chǎn)階段下滑60~70%，因此28奈米塊狀HKMG CMOS制程的每閘成本將會(huì)比FinFET低得多，甚至到2017年第四季也是一樣。而20奈米HKMG制程也將在2018或2019年折舊成本下滑時(shí)，面臨類似的發(fā)展趨勢。


塊狀CMOS制程與FinFET制程的每閘成本估計(jì)(來源：International Business Strategies)

資料顯示，F(xiàn)inFET制程能應(yīng)用在高性能或是超高密度設(shè)計(jì)，但用在主流半導(dǎo)體元件上卻不符合成本效益；因此半導(dǎo)體產(chǎn)業(yè)界面臨的問題是，晶圓代工業(yè)者所推動(dòng)的技術(shù)與客戶的需求之間并不協(xié)調(diào)。這種情況沒有結(jié)束的跡象，當(dāng)半導(dǎo)體制程微縮到10奈米與7奈米節(jié)點(diǎn)，將會(huì)承受產(chǎn)業(yè)界還未充分準(zhǔn)備好因應(yīng)的額外晶圓制程挑戰(zhàn)。

尋求解決之道

要降低半導(dǎo)體未來制程節(jié)點(diǎn)的電晶體與邏輯閘成本，產(chǎn)業(yè)界有四條主要的解決之道：

1. 采用新元件結(jié)構(gòu)

選項(xiàng)之一是全空乏絕緣上覆矽(fully depleted silicon-on-insulator，F(xiàn)D SOI)，能帶來比塊狀CMOS與FinFET制程低的每閘成本以及漏電。

2. 采用18寸晶圓

18寸(450mm)晶圓面臨的主要挑戰(zhàn)，是該選擇在哪個(gè)制程節(jié)點(diǎn)進(jìn)行轉(zhuǎn)換；一個(gè)可能的情況是10奈米與7奈米節(jié)點(diǎn)。不過，18寸晶圓與超紫外光微影不太適合在同一個(gè)制程節(jié)點(diǎn)啟用，這讓問題變得復(fù)雜化。

一座18寸晶圓廠要在7奈米節(jié)點(diǎn)達(dá)到每月4萬片晶圓的產(chǎn)量，成本將高達(dá)120億到140億美元，而且必須要在短時(shí)間之內(nèi)迅速達(dá)到高產(chǎn)量，否則折舊成本將帶來大幅的虧損。這樣的一座晶圓廠會(huì)需要生產(chǎn)能迅速達(dá)到高產(chǎn)量的晶片產(chǎn)品。要克服這些挑戰(zhàn)需要付出很多努力，但全球只有很小一部分半導(dǎo)體業(yè)者有能力做到；估計(jì)18寸晶圓將在2020年開始量產(chǎn)。

3. 強(qiáng)化實(shí)體設(shè)計(jì)與可制造性設(shè)計(jì)技術(shù)

復(fù)雜的16/14奈米FinFET設(shè)計(jì)成本可能高達(dá)4億美元以上，而要改善參數(shù)良率可能還要付出1億或2億美元；這意味著只有非常少數(shù)的應(yīng)用能負(fù)擔(dān)得起，因?yàn)楫a(chǎn)品營收必須要是設(shè)計(jì)成本的十倍。此外，那些設(shè)計(jì)需要在12個(gè)月之內(nèi)完成，才能支援如智慧型手機(jī)等市場周期變化快速的終端應(yīng)用。

4. 利用嵌入式多核心處理器上的軟體編程能力

可編程架構(gòu)預(yù)期將會(huì)被擴(kuò)大采用，但嵌入式FPGA核心的耗電量與成本都很高，軟體客制化則需要相對(duì)較程的時(shí)間，才能針對(duì)復(fù)雜的任務(wù)進(jìn)行開發(fā)與除錯(cuò)。軟體開發(fā)工具需要強(qiáng)化，但進(jìn)展速度緩慢。

針對(duì)FinFET的高成本挑戰(zhàn)，不知道你的看法如何？是否有其他的替代選項(xiàng)？歡迎討論；未來筆者也將更進(jìn)一步探討FD SOI技術(shù)，敬請(qǐng)期待！

編譯：Judith Cheng

(參考原文： FinFETs Not the Best Silicon Road，by Handel Jones；本文作者為市場研究機(jī)構(gòu)International Business Strategies董事長暨執(zhí)行長)