16nm/14nm FinFET：開辟電子技術(shù)新疆界
[導(dǎo)讀]FinFET技術(shù)是電子業(yè)界的新一代先進技術(shù)，是一種新型的多重閘極3D電晶體，提供更顯著的功耗和效能優(yōu)勢，遠(yuǎn)勝過傳統(tǒng)平面型電晶體。Intel已經(jīng)在22nm上使用了稱為“三閘極(tri-gate)”的FinFET技術(shù)，同時許多晶圓廠也正在
FinFET技術(shù)是電子業(yè)界的新一代先進技術(shù)，是一種新型的多重閘極3D電晶體，提供更顯著的功耗和效能優(yōu)勢，遠(yuǎn)勝過傳統(tǒng)平面型電晶體。Intel已經(jīng)在22nm上使用了稱為“三閘極(tri-gate)”的FinFET技術(shù)，同時許多晶圓廠也正在準(zhǔn)備16奈米或14奈米的FinFET制程。雖然這項技術(shù)具有巨大的優(yōu)勢，但也帶來了一些新的設(shè)計挑戰(zhàn)，需要整個半導(dǎo)體設(shè)計生態(tài)系統(tǒng)的廣泛研發(fā)和深層協(xié)作，才能夠成功。
附圖 : Cadence晶片實現(xiàn)事業(yè)群資深副總裁徐季平(Chi-Ping Hsu)
FinFET就是場效應(yīng)電晶體(FET)，名字的由來是因為電晶體的閘極環(huán)繞包裹著電晶體的高架通道，或稱為“鰭”。與平面電晶體相比，這種方法能夠更妥善地控制電流，并同時降低漏電和動態(tài)功耗。與28奈米制程相比，16奈米/14奈米 FinFET制程可以提高40-50％效能，或減少50％功耗。有些晶圓廠會直接在16奈米/14奈米上采用FinFET技術(shù)，有些晶圓廠為了更容易轉(zhuǎn)移到FinFET技術(shù)，會讓高層金屬維持在20nm。
那么20奈米的平面型電晶體還有市場價值嗎？這是一個好問題，在2013年初，20nm的平面型電晶體制程將會全面投入生產(chǎn)，而16奈米/14奈米 FinFET量產(chǎn)還需要一到兩年時間。還有許多關(guān)于FinFET成本和良率的未知變數(shù)。但是隨著時間的推移，尤其是伴隨著新一代行動消費電子設(shè)備的發(fā)展，我們有理由更加期待FinFET技術(shù)。
FinFET設(shè)計挑戰(zhàn)
和其他新技術(shù)一樣，F(xiàn)inFET也引起了一些設(shè)計挑戰(zhàn)，對客制/類比設(shè)計人員而言尤其顯著。其中之一稱為“寬度量化”，因為FinFET元件最好是作為常規(guī)結(jié)構(gòu)放置在一個網(wǎng)格上。標(biāo)準(zhǔn)單元設(shè)計人員可以更改平面電晶體的寬度，但是不能改變鰭的高度或?qū)挾龋蕴岣唑?qū)動器強度的最佳做法就是增加鰭的數(shù)量。增加個數(shù)必須為整數(shù) - 你不能添加四分之三的鰭。
另一個挑戰(zhàn)來自3D技術(shù)本身，因為3D意味著必須萃取和建模更多的電阻（R）和電容（C）寄生。設(shè)計人員不能再只是為電晶體的長度和寬度建模，電晶體內(nèi)的Rs和Cs，包括本地互連，鰭和閘極，對于預(yù)測電晶體的行為都是至關(guān)重要的。還有一個問題是層電阻。
20奈米制程在第一層金屬(M1)下增加了一個局部互連層，其電阻分布是不均勻的，并且取決于通道所放置的位置。另外，上金屬層和下金屬層的電阻率差異可能會達(dá)到百倍以上。
還有一些挑戰(zhàn)不是來自于FinFET本身，而是來自16nm及14nm上更小的幾何尺寸。一個是雙重曝光(double patterning)，這是20nm及以下制程繼續(xù)沿用既有的193nm曝光設(shè)備，而必須采用的技術(shù)。需要額外的光罩，搭配標(biāo)色分解的制程，在不同的光罩上實現(xiàn)布局特性。布局依賴效應(yīng)（LDE）的發(fā)生是因為布局物件放置在靠近其他單元或裝置時，會影響其時序和功耗。而且隨著幾何尺寸的縮小，電遷移（Electromigration）變得更顯著。
EDA的重要角色
如前所述，上述問題主要影響客制/類比設(shè)計。如果數(shù)位設(shè)計人員能夠利用自動化，具備FinFET意識的工具和支援FinFET的單元庫，將可發(fā)現(xiàn)，單元具備更好的功耗和效能。但是，數(shù)位設(shè)計人員也會發(fā)現(xiàn)新的和更復(fù)雜的設(shè)計規(guī)則、雙重曝光著色的要求和更嚴(yán)格的單元和腳位限制。最后，有些SoC設(shè)計人員還會被要求來設(shè)計和驗證數(shù)百萬閘道的晶片。設(shè)計人員必須在更高的抽象層次上工作，并且大量重復(fù)利用晶片IP。
EDA業(yè)界在研發(fā)上花費了大量的錢，以解決先進制程上的設(shè)計挑戰(zhàn) - 事實上，我們預(yù)期，EDA業(yè)界在20奈米、16奈米和14奈米的總研發(fā)費用可能高達(dá)12億美元到16億美金。從FinFET觀點而言，例如，萃取工具必須強化，以便處理Rs和Cs，更妥善地預(yù)測電晶體效能。這些Rs和Cs不能等待晶片成型后分析 – 必須在設(shè)計周期盡早進行，所以電路設(shè)計人員和布局設(shè)計人員必須改變作法密切協(xié)作。
每項實體設(shè)計工具都必須能夠處理幾百條為了16nm/14nm FinFET技術(shù)而新生的設(shè)計規(guī)則。包括布局、繞線、最佳化、萃取和實體驗證。也必須利用這些工具進行單元庫的最佳化。所以一個完善整合的先進制程解決方案將使客制/類比和數(shù)位設(shè)計變得更容易。
EDA供應(yīng)商也是垂直協(xié)作當(dāng)中不可或缺的一環(huán)，包括晶圓代工廠和IP供應(yīng)商。來自EDA和IP開發(fā)人員的回饋會影響制程發(fā)展，然后反過來要求新的工具和IP。例如，2012年，Cadence、ARM和IBM間三方合作產(chǎn)生了第一個14nm FinFET測試晶片。
16nm/14nm FinFET技術(shù)將是一個Niche技術(shù)，或者成為IC設(shè)計的主流？歷史證明，每當(dāng)創(chuàng)新出現(xiàn)，人們就會勾勒如何加以利用以實現(xiàn)新的、而且往往是意想不到的價值。FinFET技術(shù)將開啟電腦、通信和所有類型消費電子產(chǎn)品的大躍進時代。這就是為什么Cadence公司堅信FinFET技術(shù)將為電子業(yè)界開創(chuàng)全新紀(jì)元，這也是為什么我們致力于為整個業(yè)界推動這項技術(shù)。
附圖 : Cadence晶片實現(xiàn)事業(yè)群資深副總裁徐季平(Chi-Ping Hsu)
FinFET就是場效應(yīng)電晶體(FET)，名字的由來是因為電晶體的閘極環(huán)繞包裹著電晶體的高架通道，或稱為“鰭”。與平面電晶體相比，這種方法能夠更妥善地控制電流，并同時降低漏電和動態(tài)功耗。與28奈米制程相比，16奈米/14奈米 FinFET制程可以提高40-50％效能，或減少50％功耗。有些晶圓廠會直接在16奈米/14奈米上采用FinFET技術(shù)，有些晶圓廠為了更容易轉(zhuǎn)移到FinFET技術(shù)，會讓高層金屬維持在20nm。
那么20奈米的平面型電晶體還有市場價值嗎？這是一個好問題，在2013年初，20nm的平面型電晶體制程將會全面投入生產(chǎn)，而16奈米/14奈米 FinFET量產(chǎn)還需要一到兩年時間。還有許多關(guān)于FinFET成本和良率的未知變數(shù)。但是隨著時間的推移，尤其是伴隨著新一代行動消費電子設(shè)備的發(fā)展，我們有理由更加期待FinFET技術(shù)。
FinFET設(shè)計挑戰(zhàn)
和其他新技術(shù)一樣，F(xiàn)inFET也引起了一些設(shè)計挑戰(zhàn)，對客制/類比設(shè)計人員而言尤其顯著。其中之一稱為“寬度量化”，因為FinFET元件最好是作為常規(guī)結(jié)構(gòu)放置在一個網(wǎng)格上。標(biāo)準(zhǔn)單元設(shè)計人員可以更改平面電晶體的寬度，但是不能改變鰭的高度或?qū)挾龋蕴岣唑?qū)動器強度的最佳做法就是增加鰭的數(shù)量。增加個數(shù)必須為整數(shù) - 你不能添加四分之三的鰭。
另一個挑戰(zhàn)來自3D技術(shù)本身，因為3D意味著必須萃取和建模更多的電阻（R）和電容（C）寄生。設(shè)計人員不能再只是為電晶體的長度和寬度建模，電晶體內(nèi)的Rs和Cs，包括本地互連，鰭和閘極，對于預(yù)測電晶體的行為都是至關(guān)重要的。還有一個問題是層電阻。
20奈米制程在第一層金屬(M1)下增加了一個局部互連層，其電阻分布是不均勻的，并且取決于通道所放置的位置。另外，上金屬層和下金屬層的電阻率差異可能會達(dá)到百倍以上。
還有一些挑戰(zhàn)不是來自于FinFET本身，而是來自16nm及14nm上更小的幾何尺寸。一個是雙重曝光(double patterning)，這是20nm及以下制程繼續(xù)沿用既有的193nm曝光設(shè)備，而必須采用的技術(shù)。需要額外的光罩，搭配標(biāo)色分解的制程，在不同的光罩上實現(xiàn)布局特性。布局依賴效應(yīng)（LDE）的發(fā)生是因為布局物件放置在靠近其他單元或裝置時，會影響其時序和功耗。而且隨著幾何尺寸的縮小，電遷移（Electromigration）變得更顯著。
EDA的重要角色
如前所述，上述問題主要影響客制/類比設(shè)計。如果數(shù)位設(shè)計人員能夠利用自動化，具備FinFET意識的工具和支援FinFET的單元庫，將可發(fā)現(xiàn)，單元具備更好的功耗和效能。但是，數(shù)位設(shè)計人員也會發(fā)現(xiàn)新的和更復(fù)雜的設(shè)計規(guī)則、雙重曝光著色的要求和更嚴(yán)格的單元和腳位限制。最后，有些SoC設(shè)計人員還會被要求來設(shè)計和驗證數(shù)百萬閘道的晶片。設(shè)計人員必須在更高的抽象層次上工作，并且大量重復(fù)利用晶片IP。
EDA業(yè)界在研發(fā)上花費了大量的錢，以解決先進制程上的設(shè)計挑戰(zhàn) - 事實上，我們預(yù)期，EDA業(yè)界在20奈米、16奈米和14奈米的總研發(fā)費用可能高達(dá)12億美元到16億美金。從FinFET觀點而言，例如，萃取工具必須強化，以便處理Rs和Cs，更妥善地預(yù)測電晶體效能。這些Rs和Cs不能等待晶片成型后分析 – 必須在設(shè)計周期盡早進行，所以電路設(shè)計人員和布局設(shè)計人員必須改變作法密切協(xié)作。
每項實體設(shè)計工具都必須能夠處理幾百條為了16nm/14nm FinFET技術(shù)而新生的設(shè)計規(guī)則。包括布局、繞線、最佳化、萃取和實體驗證。也必須利用這些工具進行單元庫的最佳化。所以一個完善整合的先進制程解決方案將使客制/類比和數(shù)位設(shè)計變得更容易。
EDA供應(yīng)商也是垂直協(xié)作當(dāng)中不可或缺的一環(huán)，包括晶圓代工廠和IP供應(yīng)商。來自EDA和IP開發(fā)人員的回饋會影響制程發(fā)展，然后反過來要求新的工具和IP。例如，2012年，Cadence、ARM和IBM間三方合作產(chǎn)生了第一個14nm FinFET測試晶片。
16nm/14nm FinFET技術(shù)將是一個Niche技術(shù)，或者成為IC設(shè)計的主流？歷史證明，每當(dāng)創(chuàng)新出現(xiàn)，人們就會勾勒如何加以利用以實現(xiàn)新的、而且往往是意想不到的價值。FinFET技術(shù)將開啟電腦、通信和所有類型消費電子產(chǎn)品的大躍進時代。這就是為什么Cadence公司堅信FinFET技術(shù)將為電子業(yè)界開創(chuàng)全新紀(jì)元，這也是為什么我們致力于為整個業(yè)界推動這項技術(shù)。
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