Design Compiler 2010將綜合和布局及布線的生產(chǎn)效率提高2倍

實現(xiàn)了與布局和布線檢測5%的關(guān)聯(lián)度，以及在多核技術(shù)上的2倍速更快的運行時間

美國加利福尼亞州山景城，2010年4月6日—— 全球領(lǐng)先的半導(dǎo)體設(shè)計、驗證和制造的軟件及知識產(chǎn)權(quán)（IP）供應(yīng)商新思科技有限公司（Nasdaq:SNPS）日前宣布：該公司在其Galaxy™設(shè)計實現(xiàn)平臺中推出了最新的創(chuàng)新RTL綜合工具Design Compiler® 2010，它將綜合和物理層實現(xiàn)流程增速了兩倍。為了滿足日益復(fù)雜的設(shè)計中極具挑戰(zhàn)性的進度要求，工程師們需要一種RTL綜合解決方案，使他們盡量減少重復(fù)工作并加速物理實現(xiàn)進程。為了應(yīng)對這些挑戰(zhàn)，Design Compiler 2010對拓?fù)浼夹g(shù)進行擴展，為Synopsys旗艦布局布線解決方案IC Compiler提供“物理層指引”；將時序和面積的一致性提升至5%的同時，還將IC Complier的布線速度提升了1.5倍。Design Compiler 2010的這一項新功能使RTL工程師們能夠在綜合環(huán)境中進行布局檢測，從而可以更快地達到最佳布局效果。此外，Design Complier采用可調(diào)至多核處理器的全新可擴展基礎(chǔ)架構(gòu)，在四核平臺上可產(chǎn)生兩倍提升綜合運行時間。

“縮短設(shè)計時間和提升設(shè)計性能是確保我們市場競爭力的關(guān)鍵。”瑞薩科技公司DFM和數(shù)字EDA技術(shù)開發(fā)部門部經(jīng)理Hitoshi Sugihara說：“借助拓?fù)浼夹g(shù)在物理層指引中的全新延展，我們看到了Design Compiler設(shè)計綜合器和IC Compiler芯片編譯器之間差異在5%以內(nèi)的一致性，使IC Compiler上實現(xiàn)了高達2倍速的更快布局和更好的設(shè)計時序。我們正在采用Design Compiler中這項技術(shù)創(chuàng)新，將我們的重復(fù)工作降到最低，同時在更短的設(shè)計周期內(nèi)達到我們的設(shè)計目標(biāo)。”

為了減輕今天巨大的上市時間壓力，Design Compiler 2010對拓?fù)浼夹g(shù)進行擴展，進一步優(yōu)化了與IC Compiler的關(guān)聯(lián)，將緊密關(guān)聯(lián)度拉至5%。在綜合過程中應(yīng)用了額外的物理層優(yōu)化技術(shù)，并且創(chuàng)建了物理層指引并將其傳遞到IC Compiler，從而簡化了流程，并將IC Compiler的布局速度提升了1.5倍。Design Compiler 2010也為RTL設(shè)計師們提供了在綜合環(huán)境內(nèi)部進入到IC Compiler進行布局規(guī)劃的功能。按下按鈕后，設(shè)計師們就能夠進行布局的調(diào)整，確保他們盡早識別和修復(fù)布局問題和獲得更快速的設(shè)計收斂。

“在過去的幾年里，我們使用Design Compiler的拓?fù)浼夹g(shù)來發(fā)現(xiàn)和修復(fù)綜合過程中的設(shè)計問題，使我們可充分預(yù)見實施結(jié)果。” 瑞昱半導(dǎo)體（Realtek）公司研發(fā)中心的常務(wù)副總監(jiān)Shih-Arn Hwang說：“我們看到Design Compiler 2010的綜合結(jié)果與物理層結(jié)果實現(xiàn)了緊密相關(guān)，同時它將IC Compiler的布局速度提升了1.5倍。這種綜合和布局之間的緊密關(guān)聯(lián)以及更快的運行時間正是我們在65nm及更小工藝技術(shù)中，減少重復(fù)工作和顯著縮短設(shè)計進程所需要的?！?/FONT>