Cadence設(shè)計(jì)工具通過臺(tái)積電16nm FinFET制程認(rèn)證

益華電腦(Cadence Design Systems)宣布，該公司的系統(tǒng)芯片開發(fā)工具已經(jīng)通過臺(tái)積電(TSMC) 16納米 FinFET 制程的設(shè)計(jì)參考手冊(cè)(design rule manual，DRM)第0.1版與 SPICE 模型工具認(rèn)證。在早期階段就達(dá)成工具認(rèn)證里程碑，意味著先進(jìn)制程客戶能夠著手開發(fā)設(shè)計(jì)，并駕馭新一代行動(dòng)平臺(tái)所需的低功耗與高效能優(yōu)勢。

工具認(rèn)證扮演16納米FinFET技術(shù)專屬設(shè)計(jì)基礎(chǔ)架構(gòu)的基石角色。通過認(rèn)證的Cadence工具包括：Spectre、Liberate、Virtuoso、 Encounter Digital Implementation (EDI) System、Encounter Timing System、Virtuoso Power System、Encounter Power System、Physical Verification System 以及QRC Extraction。還有幾項(xiàng)Cadence設(shè)計(jì)IP產(chǎn)品可供客戶在這個(gè)先進(jìn)制程測試芯片。

此外，臺(tái)積電已經(jīng)認(rèn)證立即可以投入生產(chǎn)的Cadence益華電腦20納米制程專屬設(shè)計(jì)流程?？蛻衄F(xiàn)在可以享用Cadence益華電腦流程為先進(jìn)制程所提供的速度、功耗與面積優(yōu)勢。

整個(gè)工具鏈已經(jīng)透過ARM Cortex-A9處理器的設(shè)計(jì)通過了20納米認(rèn)證，而且是第一個(gè)臺(tái)積電20SoC制程技術(shù)專屬的整合式工具認(rèn)證。Cadence益華電腦提供工具包括Virtuoso、EDI System、Encounter Timing System、Encounter Power System、Virtuoso Power System、Physical Verification System與QRC Extraction。

“盡可能在解決方案開發(fā)的最早階段進(jìn)行垂直協(xié)作，就是實(shí)現(xiàn)協(xié)同最佳化解決方案的關(guān)鍵。”Cadence益華電腦芯片實(shí)現(xiàn)事業(yè)群研發(fā)資深副總裁徐季平表示：“臺(tái)積公司通過16納米FinFET與20納米設(shè)計(jì)的Cadence工具認(rèn)證，就是雙方承諾聯(lián)手協(xié)助彼此客戶確保成功的最佳背書。”

“我們透過臺(tái)積公司Open Innovation Platform 協(xié)作模式，盡早達(dá)成了DRM & SPICE認(rèn)證，讓訊號(hào)設(shè)計(jì)團(tuán)隊(duì)能夠滿懷信心地運(yùn)用這些Cadence益華電腦工具，盡快開發(fā)高效能、低功耗16納米FinFET設(shè)計(jì)。”臺(tái)積電設(shè)計(jì)基礎(chǔ)架構(gòu)行銷事業(yè)部資深協(xié)理Suk Lee表示：“Cadence益華電腦工具的20納米認(rèn)證意味著，他們已經(jīng)做好萬全準(zhǔn)備，能夠克服以臺(tái)積公司20納米制程為目標(biāo)之設(shè)計(jì)的獨(dú)一無二挑戰(zhàn)。”

日前發(fā)表ARM與Cadence合作實(shí)現(xiàn)臺(tái)積公司16nm FinFET 制程上業(yè)界第一個(gè)Cortex-A57 64位處理器相互輝映，這也是同樣運(yùn)用Cadence益華電腦技術(shù)所開發(fā)的。