Mellanox選用Mentor階層化ATPG方案進(jìn)行千兆門設(shè)計

時間：2015-05-21 10:53:29

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[導(dǎo)讀] Mentor Graphics 公司宣布，Mellanox Technologies 已將全新的 Mentor Tessent 階層化 ATPG 解決方案標(biāo)準(zhǔn)化，以管理復(fù)雜度及削減其先進(jìn)的集成電路 (IC) 設(shè)計生成測試向量所需的成本。高品質(zhì)的 IC 測試需要大量的制造測試向量，Mellanox 運用 Tessent 階層化 ATPG，顯著減少了生成這些測試向量所需的處理時間和系統(tǒng)內(nèi)存。

21ic訊 Mentor Graphics 公司宣布，Mellanox Technologies 已將全新的 Mentor® Tessent® 階層化 ATPG 解決方案標(biāo)準(zhǔn)化，以管理復(fù)雜度及削減其先進(jìn)的集成電路 (IC) 設(shè)計生成測試向量所需的成本。高品質(zhì)的 IC 測試需要大量的制造測試向量，Mellanox 運用 Tessent 階層化 ATPG，顯著減少了生成這些測試向量所需的處理時間和系統(tǒng)內(nèi)存。

“每一個新設(shè)計周期生成測試向量所需的時間迅速增長，這也就增加了我們相關(guān)的測試成本，”Mellanox Technologies 后端工程副總裁 Evelyn Landman 說道。“選用 Mentor Graphics的 Tessent 階層化 ATPG 流程可使我們大大減少當(dāng)前設(shè)計的運行時間。由于此解決方案的可擴展性較高，我們計劃在未來的設(shè)計中繼續(xù)使用該方案。”

Tessent 階層化 ATPG 流程采用分治法，即將整個 ATPG 任務(wù)分解為更小的模塊，更加便于管理。每一個設(shè)計內(nèi)核首先會單獨生成壓縮測試向量，然后再自動重定向到芯片級并合并，從而盡可能縮短測試時間。此時，將會生成用于頂層互連邏輯的壓縮測試向量。此技術(shù)可使需要大量運算的DFT 步驟免于成為流片過程中的瓶頸，并且加強測試流程的可預(yù)測性。

相比在所有模塊和頂層互連邏輯在芯片級運行 ATPG，階層化 ATPG 方案可顯著減少運行時間和內(nèi)存占用。一般而言，運行時間可縮減 5-10 倍，而內(nèi)存占用節(jié)省比例甚至更高。由于所有內(nèi)核使用掃描通道方式的效率得到提升，階層化 ATPG 通?？墒箿y試向量數(shù)量減少2 倍，測試時間也相應(yīng)得以減少。

“我們很多客戶都在使用階層化設(shè)計法管理設(shè)計規(guī)模和復(fù)雜度。大多數(shù)客戶都已清楚他們的測試生成流程必須與此階層化方案相契合，“負(fù)責(zé) Mentor Graphics的 Tessent DFT 和 ATPG 產(chǎn)品的產(chǎn)品營銷總監(jiān) Stephen Pateras 說道。“我們?nèi)碌碾A層化 ATPG 解決方案不僅可擴展 100M 以上的門級設(shè)計，而且可使 DFT 和 ATPG 能更容易地分配于不同的設(shè)計小組并在設(shè)計周期中更早運行，從而加速進(jìn)度。”