3D芯片工程師 你與設(shè)計(jì)流程俱進(jìn)嗎？

Imec和Atrenta聯(lián)手為3D堆疊芯片開發(fā)先進(jìn)的規(guī)劃和分割設(shè)計(jì)流程，在芯片設(shè)計(jì)過程的早期就實(shí)現(xiàn)精準(zhǔn)的分塊和原型設(shè)計(jì)。這一早期的動(dòng)作不僅有助于實(shí)現(xiàn)低成本的3D系統(tǒng)，還能通過減少設(shè)計(jì)迭代的數(shù)量縮短面市時(shí)間。從多個(gè)方面來說，3D芯片很有吸引力。

傳統(tǒng)芯片體積越小，速度就越快。但縮小體積則會(huì)在實(shí)際操作中造成嚴(yán)重的問題，例如熱性能會(huì)讓制成的速度優(yōu)勢(shì)喪失。由于熱管理的問題，高密度電路需要更細(xì)的導(dǎo)線，導(dǎo)線連接面積的減少又會(huì)導(dǎo)致導(dǎo)線電阻增加。而3D芯片則在上述方面表現(xiàn)更好。

3D芯片有兩個(gè)主要的設(shè)計(jì)優(yōu)勢(shì)。第一，芯片面積減小了。第二，導(dǎo)線的平均長(zhǎng)度變短，因此處理性能提升。此外，功耗優(yōu)勢(shì)也大有提升。3D設(shè)計(jì)能顯著降低功耗，縮短導(dǎo)線以實(shí)現(xiàn)更少的寄生干擾。減低整體功耗讓熱耗散的難度整體降低，同時(shí)也降低了成本。

對(duì)于今天通信應(yīng)用而言，帶寬的改善是設(shè)計(jì)中另一個(gè)主要的因素。3D整合為各層芯片之間的垂直連通創(chuàng)造了新的機(jī)遇，讓更高帶寬的總線得以實(shí)現(xiàn)。

前方的障礙

3D芯片設(shè)計(jì)方面有一些好消息，但也有一些技術(shù)上的阻礙需要克服。制造3D芯片需要額外且復(fù)雜的生產(chǎn)流程，這必然會(huì)增加產(chǎn)品出現(xiàn)缺陷的可能性，因此必須實(shí)施嚴(yán)格的產(chǎn)品質(zhì)量控制。

為了全面實(shí)現(xiàn)3D芯片的應(yīng)用優(yōu)勢(shì)，設(shè)計(jì)方法和工具也必須跟上來。

早期規(guī)劃與模塊分割是設(shè)計(jì)3D堆疊裸片這樣的創(chuàng)新應(yīng)用的根本。用于任意系統(tǒng)設(shè)計(jì)問題（fronttofront、fronttoback、硅基板、切割技術(shù)選擇、微通孔配置、分割等等）的潛在解決方案正變得多樣化。
在多個(gè)全面設(shè)計(jì)中識(shí)別工程解決方案非常昂貴且耗時(shí)。因此在細(xì)節(jié)實(shí)現(xiàn)開始前的設(shè)計(jì)流程早期進(jìn)行精確層次化與概要設(shè)計(jì)就非常有利。

將Atrenta Spy Glass Physical3D概要設(shè)計(jì)工具制作出的設(shè)計(jì)平面圖與通過Imec開發(fā)的應(yīng)力模型合并之后。設(shè)計(jì)師就可以快速訪問不同的scenario，在全面設(shè)計(jì)實(shí)現(xiàn)之前做出最好的選擇。