賽靈思20nm ASIC級(jí)可編程架構(gòu)投片，直面頭號(hào)系統(tǒng)性能挑戰(zhàn)

時(shí)間：2013-07-25 13:20:34

關(guān)鍵字： ASIC 編程賽靈思 ULTRASCALE

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[導(dǎo)讀]【導(dǎo)讀】Xilinx日前宣布在20nm工藝節(jié)點(diǎn)再次推出兩大行業(yè)第一：投片半導(dǎo)體行業(yè)，也是可編程邏輯器件(PLD)行業(yè)首款20nm All Programmable器件;發(fā)布第一個(gè)ASIC級(jí)可編程架構(gòu)UltraScale?！拔覀冎贫藰I(yè)界最激進(jìn)的20nm投產(chǎn)

【導(dǎo)讀】Xilinx日前宣布在20nm工藝節(jié)點(diǎn)再次推出兩大行業(yè)第一：投片半導(dǎo)體行業(yè)，也是可編程邏輯器件(PLD)行業(yè)首款20nm All Programmable器件;發(fā)布第一個(gè)ASIC級(jí)可編程架構(gòu)UltraScale。“我們制定了業(yè)界最激進(jìn)的20nm投產(chǎn)計(jì)劃。”賽靈思公司(Xilinx)全球高級(jí)副總裁湯立人(Vincent Tong)說，“我相信，當(dāng)客戶結(jié)合采用臺(tái)積電技術(shù)和UltraScale架構(gòu)，并通

摘要： Xilinx日前宣布在20nm工藝節(jié)點(diǎn)再次推出兩大行業(yè)第一：投片半導(dǎo)體行業(yè)，也是可編程邏輯器件(PLD)行業(yè)首款20nm All Programmable器件;發(fā)布第一個(gè)ASIC級(jí)可編程架構(gòu)UltraScale。“我們制定了業(yè)界最激進(jìn)的20nm投產(chǎn)計(jì)劃。”賽靈思公司(Xilinx)全球高級(jí)副總裁湯立人(Vincent Tong)說，“我相信，當(dāng)客戶結(jié)合采用臺(tái)積電技術(shù)和UltraScale架構(gòu)，并通過Vivado設(shè)計(jì)套件進(jìn)行協(xié)同優(yōu)化后，其產(chǎn)品將比競(jìng)爭對(duì)手提前一年實(shí)現(xiàn)1.5至2倍的系統(tǒng)級(jí)性能和可編程集成。”

關(guān)鍵字： ASIC級(jí)可編程架構(gòu)，賽靈思

此次推出ASIC級(jí)可編程架構(gòu)的大背景在于，隨著需要極高數(shù)據(jù)速率的400G OTN、LTE/LTE-A、4K2K和8K視頻處理、以及數(shù)字陣列雷達(dá)等新生代系統(tǒng)的不斷涌現(xiàn)，時(shí)鐘歪斜、大量總線布置以及系統(tǒng)功耗管理方面的挑戰(zhàn)將會(huì)達(dá)到令人生畏的程度?！耙坏┮詳?shù)Gbps速度傳輸?shù)拇袛?shù)據(jù)流進(jìn)入芯片，就必須扇出(Fan Out)，以便與片上資源的數(shù)據(jù)流、路由和處理能力相匹配。”湯立人說。因此，實(shí)現(xiàn)上述要求的必要條件并非僅是改善單個(gè)器件性能，或增加模塊數(shù)量這么簡單，而是要從根本上提高通信、時(shí)鐘、關(guān)鍵路徑以及互聯(lián)性能，以滿足這些高性能應(yīng)用對(duì)海量數(shù)據(jù)流和智能數(shù)據(jù)包、DSP或圖像處理等的要求。

此次賽靈思將精力重點(diǎn)放在了解和滿足新一代應(yīng)用對(duì)于海量數(shù)據(jù)流、多Gb智能包處理、多Tb吞吐量以及低時(shí)延方面的要求。最新開發(fā)的UltraScale架構(gòu)能從20nm平面FET結(jié)構(gòu)擴(kuò)展至16nm鰭式FET晶體管技術(shù)甚至更高的技術(shù)，同時(shí)還能從單芯片擴(kuò)展到3D IC。據(jù)稱，它不僅能解決系統(tǒng)總吞吐量擴(kuò)展和時(shí)延方面的局限性，還能直接應(yīng)對(duì)先進(jìn)工藝節(jié)點(diǎn)上的頭號(hào)系統(tǒng)性能瓶頸—互聯(lián)問題。

源于其中包含眾多ASIC要素，賽靈思將UltraScale稱為ASIC級(jí)可編程架構(gòu)。例如，針對(duì)海量數(shù)據(jù)流而優(yōu)化的寬總線支持多兆位(multi-terabit)吞吐量;多區(qū)域類似ASIC的時(shí)鐘、電源管理和下一代安全性;高度優(yōu)化的關(guān)鍵路徑和內(nèi)置的高速存儲(chǔ)器串聯(lián)，消除DSP和包處理的瓶頸;二代3D IC系統(tǒng)集成芯片間帶寬的步進(jìn)功能;高I/O和存儲(chǔ)器帶寬，提供動(dòng)態(tài)時(shí)延縮短和3D IC寬存儲(chǔ)器優(yōu)化接口;Vivado工具消除布線擁堵和協(xié)同優(yōu)化，器件利用率超過90%等。

與前幾代可編程邏輯器件所采用的時(shí)鐘方案完全不同，Xilinx在UltraScale架構(gòu)中加入了類似ASIC時(shí)鐘功能，不但消除了放置方面的眾多限制，還能夠在系統(tǒng)設(shè)計(jì)中實(shí)現(xiàn)大量獨(dú)立的高性能低歪斜時(shí)鐘資源，而這正是新一代應(yīng)用的關(guān)鍵要求之一。

提高布線率，為UltraScale架構(gòu)引入類似高速公路設(shè)計(jì)中的快速通道理念，以緩解數(shù)據(jù)擁塞問題，則是本次發(fā)布的另一大亮點(diǎn)。這些新增的快速通道可供附近的邏輯單元之間傳輸數(shù)據(jù)，盡管這些單元并不一定相鄰，但它們?nèi)酝ㄟ^特定的設(shè)計(jì)實(shí)現(xiàn)了邏輯上連接。這樣，通過UltraScale架構(gòu)提供的高布線效率，就能夠使可管理的數(shù)據(jù)量呈指數(shù)級(jí)上升。這意味著，只要設(shè)計(jì)合適，布局布線就沒有問題。器件利用率將有望達(dá)到90%以上，且不降低性能或增加系統(tǒng)時(shí)延。

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賽靈思設(shè)計(jì)UltraScale架構(gòu)還有另一個(gè)目的，就是充分利用繼20 SoC之后的工藝節(jié)點(diǎn)16nm FinFET所提供的更高性能、容量和節(jié)電性能。另外，在賽靈思“FinFast”開發(fā)計(jì)劃的支持下，賽靈思UltraScale架構(gòu)和Vivado設(shè)計(jì)套件針對(duì)臺(tái)積電16nm FinFET工藝技術(shù)進(jìn)行了協(xié)同優(yōu)化。這樣，賽靈思與臺(tái)積電將于2014年推出第二代UltraScale All Programmable器件芯片。

支持UltraScale架構(gòu)FPGA的Vivado設(shè)計(jì)套件早期試用版現(xiàn)已開始供貨，首批UltraScale器件將于2013年第四季度開始發(fā)貨。今后，對(duì)于20nm和16nm工藝，相應(yīng)的器件命名方式將更改為Kintex UltraScale、Virtex UltraScale和Zynq UltraScale SoC，應(yīng)用目標(biāo)鎖定256通道超聲、超高清視頻處理、400G OTN交換、4X4混合模式無線電、ASIC原型設(shè)計(jì)等新興領(lǐng)域。