隨著工程師們競相解決錯綜復雜的相關(guān)問題，醞釀了20年的新世代微影工具終于來到大量問世前的最后一個階段──盡管極紫外光(EUV)步進機的大量生產(chǎn)面臨復雜的問題以及緊迫的時間，專家們?nèi)匀槐С謽酚^態(tài)度。
好消息是，半導體產(chǎn)業(yè)界正眾志成城、積極推動技術(shù)進展;如比利時研究機構(gòu)Imec的技術(shù)與系統(tǒng)執(zhí)行副總裁An Steegen所言：“在過去，可能會有一家公司率先采用最新的半導體技術(shù)，但現(xiàn)在幾乎所有的邏輯工藝技術(shù)供貨商都跳進來、咬緊牙關(guān)努力并勇于承擔風險。”
Imec是荷蘭EUV微影設(shè)備大廠ASML的長期合作伙伴，他們與晶圓代工廠、半導體供貨商攜手，現(xiàn)在的目標是解決該種有尺寸有一個房間大小、將用以制造新一代芯片的設(shè)備剩下的最后幾個主要問題;Steegen在Imec年度技術(shù)論壇接受EE Times采訪時指出，這很像是在2008年問世的FinFET晶體管，是很重大但充滿挑戰(zhàn)的半導體性能提升關(guān)鍵。
她表示：“人們比較過下世代節(jié)點的最糟情況以及舊節(jié)點的最佳情況，現(xiàn)在各方都同意FinFET是具備超高性能的組件;我學到的教訓是要對所有事情抱持懷疑態(tài)度…未來的半導體工藝技術(shù)還有足夠進步空間，讓SoC設(shè)計工程師能得到他們想要的。”
而在筆者于Imec總部排隊等著喝咖啡時與一位有32年工作資歷的EUV開發(fā)老將閑聊時，他簡單表示：“現(xiàn)在有很多壓力…但我們正在取得進展。”
確實，三星(Samsung)的晶圓代工部門趕著在今年底于7納米工藝導入EUV，該公司的目標是超越最大競爭對手臺積電(TSMC)，后者正利用現(xiàn)有的浸潤式微影設(shè)備進行7納米設(shè)計案的投片;臺積電與另一家晶圓代工大廠GlobalFoundries也不落人后，他們打算在明年以EUV量產(chǎn)強化版的7納米工藝。
Imec預期，DRAM制造商會在D14+節(jié)點采用EUV技術(shù)──應該會在2021年內(nèi)存半間距(half pitches)來到20納米以下時。
目前Imec有兩個技術(shù)開發(fā)重點，有助于舒緩邊緣粗糙度(line-edge roughness)的問題，并消除所謂的隨機效應(stochastics)、隨機誤差(random errors)等造成觸點漏失(create missing)、觸點斷續(xù)(kissing contacts)的缺陷。那些誤差在今年稍早于對下一代5納米節(jié)點十分關(guān)鍵的15納米臨界尺寸首度被發(fā)現(xiàn)，但研究人員表示他們也在7納米看到一樣的問題。
Steegen預期將會有混合式解決方案出現(xiàn)，這種方案會采用掃描機設(shè)定、光阻劑材料以及后期處理等方法的結(jié)合，以接續(xù)斷裂的線路、將粗糙部分抹平或是填補漏失的觸點。
晶圓代工業(yè)者可以提供更高劑量的EUV光源──例如80 millijoules/cm2──以擴大工藝容許范圍(process window)，但這會讓生產(chǎn)速度減慢;Steegen表示：“第一次實作時的最高劑量決定權(quán)在于各家晶圓代工廠。”
工程師正在利用一系列的光罩調(diào)整、步進機設(shè)定、光阻劑選擇以及后期處理方法，來解決EUV的隨機誤差問題 (來源：Imec)
混合式解決方案以及放寬的設(shè)計規(guī)則
Imec正在開發(fā)能預測并定位隨機誤差可能在設(shè)計中出現(xiàn)的地方，以提供工藝容許范圍的視野;但尋找缺陷往往非常仰賴快速的電子束檢測系統(tǒng)(e-beam inspection systems)。
隨著工藝節(jié)點來到單納米尺寸，研究人員開始將缺陷歸因于為小細節(jié);舉例來說，一次EUV曝光中的光子數(shù)量，會影響化學放大光阻劑(chemically amplified resists)，而其他種類的光阻劑性能也會因為所嵌入的金屬分子定向(orientation)而有所變化。
對此Steegen表示：“并非所有的光阻劑作用都一樣，它們因為不同基層而表現(xiàn)出的作用也會很獨特…我們?nèi)栽诮?jīng)歷一些基礎(chǔ)性的學習。”
為了簡化工藝世代轉(zhuǎn)移，GlobalFoundries采取分階段EUV策略，在相對較寬松的7納米節(jié)點只采用5層金屬;該公司首席技術(shù)官Gary Patton在Imec技術(shù)論壇上接受采訪時表示：“我們能夠以較低劑量運作并達到良好的生產(chǎn)量。”
Patton透露，GlobalFoundries將于今年稍晚采用浸潤式微影進行首次7納米設(shè)計投片，是一款AMD處理器;接著是一款I(lǐng)BM處理器，然后有數(shù)款ASIC。
GlobalFoundries將7納米節(jié)點的間距與SRAM單元制作得跟臺積電的很類似，讓芯片設(shè)計業(yè)者如AMD能夠同時利用兩家晶圓代工廠;他表示，AMD“的需求會高于我們擁有的產(chǎn)能，所以我們對(AMD也委托臺積電生產(chǎn))這件事沒有意見。”
不過，GlobalFoundries在開發(fā)10納米節(jié)點的同時會跳過5納米節(jié)點，該公司認為前者會有適度的遞增收益;而該公司正在為下一代工藝尋求財務與技術(shù)上的伙伴，有可能會朝3納米節(jié)點邁進。
微影技術(shù)人員現(xiàn)在將良率問題視為EUV需要考慮的首要議題 (來源：Imec)
在面對眾多挑戰(zhàn)的同時保持樂觀
盡管有重重挑戰(zhàn)，Patton仍保持樂觀;他認為，盡管智能型手機市場成長趨緩，產(chǎn)業(yè)界已經(jīng)演變至進入AI時代，“新的無晶圓廠IC公司暴增”。在此同時，GlobalFoundries的FD-SOI工藝將至今年底將擁有75家設(shè)計伙伴，目前已經(jīng)取得36件設(shè)計案。
“很多人去年都在場邊觀望FD-SOI是否做得成，而現(xiàn)在結(jié)果已經(jīng)很清楚;”Patton指出，該工藝技術(shù)能支持低至0.4V的設(shè)計，并在今年秋天量產(chǎn)Grade 2車規(guī)版本。
GlobalFoundries與Imec的高層對于整體半導體技術(shù)藍圖的進展仍保持樂觀，不過有一些工程師開始在公開談論，晶體管速度的提升一般來說已經(jīng)終結(jié)，晶體管密度與性能的進展則是一個節(jié)點比一個節(jié)點減少。
對此Imec正在協(xié)助晶圓代工業(yè)者開發(fā)一系列性能提升技術(shù)來補強，包括簡化的單元軌(cell tracks)、埋入式電源軌(buried power rails)，以及芯片上電路堆棧(on-die circuit stacks)。
“一般來說我并沒有看到報酬遞減，”Steegen表示：“我對于3納米與2納米邏輯工藝節(jié)點與內(nèi)存技術(shù)藍圖發(fā)展感到樂觀，我們有足夠的資源…因此設(shè)計工程師會看到芯片面積的微縮，但他們可能需要在設(shè)計上做一些改變。”
因此Imec的芯片微縮核心項目，繼續(xù)每年以每年5~10%的速率成長;Imec首席執(zhí)行官Luc Van den Hove首席執(zhí)行官表示：“十年前，我們預期我們在先進CMOS工藝技術(shù)方面的工作會持平發(fā)展，因為產(chǎn)業(yè)整并的緣故，但情況恰恰相反。”他指出，Imec的相關(guān)項目因為AI加速器芯片以及DNA儲存等新題材而增加。
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