分頻器
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PIC單片機(jī)指令周期計(jì)算
PIC單片機(jī)的每四個(gè)時(shí)鐘周期為一個(gè)內(nèi)部指令周期例如：8MHz的晶振,則內(nèi)部指令周期為1/(8/4)= 0.5 uS實(shí)例一：35us， 8MHz的晶振, 8位定時(shí)器, 分頻比1/2 , 初值 E4實(shí)例二：156.25us , 32768Hz的晶振, 8位定時(shí)器, 分頻比1
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1.5GHz預(yù)分頻器電路圖
摩托羅拉MC1697芯片提供4分法擴(kuò)大400MHz計(jì)數(shù)器范圍，頻率大于1.5GHz。輸入信號低至1mW，電路運(yùn)行。所需電源為60mA，-7V。文章給出了構(gòu)造和測試的細(xì)節(jié)。
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STM32學(xué)習(xí)之時(shí)鐘
STM32學(xué)習(xí)----時(shí)鐘 收藏在STM32中，有五個(gè)時(shí)鐘源，為HSI、HSE、LSI、LSE、PLL。①、HSI是高速內(nèi)部時(shí)鐘，RC振蕩器，頻率為8MHz。②、HSE是高速外部時(shí)鐘，可接石英/陶瓷諧振器，或者接外部時(shí)鐘源，頻率范圍為4MHz~16MH
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PIC看門狗定時(shí)器的理解
pic單片機(jī)看門狗計(jì)時(shí)器（Watch Dog Timer）是一個(gè)片內(nèi)自振式的RC振蕩計(jì)時(shí)器，無需任何的外接元件。這意味著即使芯片OSC1/OSC2上振蕩停止了（例如執(zhí)行指令SLEEP后），WDT照樣保持計(jì)時(shí)。WDT計(jì)時(shí)溢出將產(chǎn)生RESET。在PIC
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用于SOC或塊級時(shí)鐘的可配置分頻器
用于SOC或塊級時(shí)鐘的可配置分頻器
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倍頻電路的預(yù)置可逆分頻器設(shè)計(jì)
摘要：首先分析了應(yīng)用于倍頻電路的預(yù)置可逆分頻器的工作原理，推導(dǎo)了觸發(fā)器的驅(qū)動函數(shù)。并建立了基于simulink 和FPGA 的分頻器模型，實(shí)驗(yàn)結(jié)果表明分頻器可以實(shí)現(xiàn)預(yù)置模和可逆分頻功能，滿足倍頻電路需要。1. 前言鎖相
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1.5GHz預(yù)分頻器電路圖
摩托羅拉MC1697芯片提供4分法擴(kuò)大400MHz計(jì)數(shù)器范圍，頻率大于1.5GHz。輸入信號低至1mW，電路運(yùn)行。所需電源為60mA，-7V。文章給出了構(gòu)造和測試的細(xì)節(jié)。
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基于FPGA的雙模前置小數(shù)分頻器的設(shè)計(jì)簡介
基于FPGA的雙模前置小數(shù)分頻器的設(shè)計(jì)簡介
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±5V穩(wěn)壓分頻器
該電路用于可調(diào)穩(wěn)壓電源輸出，提供15V電壓，以產(chǎn)生較低正負(fù)極電壓，并保持穩(wěn)定，但負(fù)載電流改變。＋10V時(shí)獲得＋5V和－5V，R1設(shè)置在中間的位置，通過輸出晶體管將R2調(diào)整為20mA。該電路采用741運(yùn)算放大器。
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±5V穩(wěn)壓分頻器
該電路用于可調(diào)穩(wěn)壓電源輸出，提供15V電壓，以產(chǎn)生較低正負(fù)極電壓，并保持穩(wěn)定，但負(fù)載電流改變。＋10V時(shí)獲得＋5V和－5V，R1設(shè)置在中間的位置，通過輸出晶體管將R2調(diào)整為20
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基于FPGA應(yīng)用于倍頻電路的預(yù)置可逆分頻器設(shè)計(jì)
摘要：首先分析了應(yīng)用于倍頻電路的預(yù)置可逆分頻器的工作原理，推導(dǎo)了觸發(fā)器的驅(qū)動函數(shù)。并建立了基于simulink 和FPGA 的分頻器模型，實(shí)驗(yàn)結(jié)果表明分頻器可以實(shí)現(xiàn)預(yù)置模和可逆分頻功能，滿足倍頻電路需要。1. 前言鎖相
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基于VHDL和FPGA的多種分頻實(shí)現(xiàn)方法介紹
基于VHDL和FPGA的多種分頻實(shí)現(xiàn)方法介紹
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音響電路中如何選擇電容
音響電路中通常包括濾波、耦合、旁路、分頻等電容，如何在電路中更有效地選擇使用各種不同類型的電容器對音響音質(zhì)的改善具有較大的影響。耦合電容耦合電容的容量一般在 0.1μF - 10μF 之間，以使用云母、聚丙烯
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FPGA/CPLD中常見模塊設(shè)計(jì)精華集錦（一）
一、智能全數(shù)字鎖相環(huán)的設(shè)計(jì) 1 引言 數(shù)字鎖相環(huán)路已在數(shù)字通信、無線電電子學(xué)及電力系統(tǒng)自動化等領(lǐng)域中得到了極為廣泛的應(yīng)用。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整
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FPGA/CPLD中常見模塊設(shè)計(jì)精華集錦（一）
一、智能全數(shù)字鎖相環(huán)的設(shè)計(jì) 1 引言 數(shù)字鎖相環(huán)路已在數(shù)字通信、無線電電子學(xué)及電力系統(tǒng)自動化等領(lǐng)域中得到了極為廣泛的應(yīng)用。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整
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FPGA/CPLD中常見模塊設(shè)計(jì)精華集錦（一）
FPGA/CPLD中常見模塊設(shè)計(jì)精華集錦（一）
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CLK控制器為ADC時(shí)鐘提供專用可編程預(yù)分頻器解析方案
一 STM32 ADC 采樣 頻率的確定先看一些資料，確定一下STM32 ADC 的時(shí)鐘：(1)，由時(shí)鐘控制器提供的ADCCLK 時(shí)鐘和PCLK2(APB2 時(shí)鐘)同步。CLK 控制器為ADC 時(shí)鐘提供一個(gè)專用的可編程預(yù)分頻器。(2)一般情況下在程序 中將
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常見的分頻器問題分析
分頻器是一種可以將聲音信號分成若干個(gè)頻段的音響設(shè)備。我們知道，聲音的頻率范圍是在20Hz—20kHz之間，祈望僅使用一只揚(yáng)聲器就能夠保證放送、20Hz—20kHz這樣寬頻率的聲音是很難做到的，因?yàn)檫@會在技術(shù)上
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業(yè)余的分頻器制作方法及調(diào)試
高保真的音箱多數(shù)都是由兩只或兩只以上的揚(yáng)聲器單元構(gòu)成，要高質(zhì)量的還原20Hz～20kHz全頻段的音頻信號，必須借助優(yōu)質(zhì)分頻器的協(xié)助。由于各自音箱的揚(yáng)聲器單元不同，分頻器也就不能簡單的代用，必須按照具體揚(yáng)聲器單元
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分頻器的一種制作方法
在制作音箱時(shí)，分頻器大多選用市售成品，但市場上出售的分頻器良莠不齊，質(zhì)量上乘者多在百元以上，非初級燒友所能接受。價(jià)格在幾十元以下的分頻器質(zhì)量難以保證，實(shí)際使用表現(xiàn)平庸。自制分頻器可以較少的投入換取較大
