如圖是由556雙時基電路組成的長達4h定時電路。在556雙時基電路中間接入N8281分頻器網(wǎng)絡(luò),不必用大體積電容器,即可得到相當(dāng)長的時間延時。第一個l/2(556)以振蕩器的方式工作,其周期為l/f。振蕩器的輸出加到N分
如圖是由556雙時基電路組成的長達4h定時電路。在556雙時基電路中間接入N8281分頻器網(wǎng)絡(luò),不必用大體積電容器,即可得到相當(dāng)長的時間延時。第一個l/2(556)以振蕩器的方式工作,其周期為l/f。振蕩器的輸出加到N分頻器
晶體振蕩器與分頻器(74LS04)電路圖:
1488kHz主振器用石英晶體諧振器穩(wěn)頻,其輸出由分頻器進行分頻,而得到4kHz、12kHz、124kHz三種不同的方波信號輸出。電路如圖所示。三極管VTl、VT2、VT4、VT6:3DG6C、β=50~85,VT3:3CG3D、β=50~85,VT5:3DGl30
圖所示為PVDF心音脈搏測量電路。該測量電路由單穩(wěn)態(tài)振蕩器(4538)、分頻器(4024)、脈沖發(fā)生器(ICM7555)、計數(shù)器(4040)、鎖存器(74HC513)、存儲器(ROM)、七段鎖存驅(qū)動器(7511)、七段數(shù)碼發(fā)光管等組成。圖(a)為PVDF心音
隨著現(xiàn)代電子技術(shù)的發(fā)展,具有高穩(wěn)定性和準(zhǔn)確度的頻率源已經(jīng)成為通信、雷達、儀器儀表、高速計算機及導(dǎo)航系統(tǒng)的主要組成部分。高性能的頻率源可通過頻率合成技術(shù)獲得。
分頻器是FPGA設(shè)計中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計中還廣泛使用集成鎖相環(huán)(如altera的PLL,Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設(shè)計
本文介紹應(yīng)用美國ALTERA公司的MAX+PLUSⅡ平臺,使用VHDL硬件描述語言實現(xiàn)的十六路彩燈控制系統(tǒng)。
本文主要介紹了MSP430F449單片機的性能特點,結(jié)合前置雙模分頻器SAB6456A和高速數(shù)字分頻器74HC390的典型應(yīng)用。
本文主要介紹了MSP430F449單片機的性能特點,結(jié)合前置雙模分頻器SAB6456A和高速數(shù)字分頻器74HC390的典型應(yīng)用。
對現(xiàn)階段的主流高速CMOS分頻器進行分析和比較.在此基礎(chǔ)上設(shè)計一種采用TSPC(truesingle phase clock)和E-TSPC(extended TSPC)技術(shù)的前置雙模分頻器電路。
本文通過在QuartursⅡ開發(fā)平臺下,一種能夠?qū)崿F(xiàn)等占空比、非等占空比整數(shù)分頻及半整數(shù)分頻的通用分頻器的FPGA設(shè)計與實現(xiàn),介紹了利用VHDL硬件描述語言輸入方式,設(shè)計數(shù)字電路的過程。
簡要介紹了CPLD/FPGA器件的特點和應(yīng)用范圍,并以分頻比為2.5的半整數(shù)分頻器的設(shè)計為例,介紹了在MAX+plus II開發(fā)軟件下,利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計數(shù)字邏輯電路的過程和方法。