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降低帶隙基準(zhǔn)電路的上電穩(wěn)定時(shí)間
在集成電路設(shè)計(jì)中，帶隙基準(zhǔn)電路是一種重要的電路結(jié)構(gòu)，其性能的穩(wěn)定性和上電穩(wěn)定時(shí)間對于整個(gè)電路系統(tǒng)的性能有著至關(guān)重要的影響。隨著電路系統(tǒng)對穩(wěn)定性和響應(yīng)速度要求的不斷提高，降低帶隙基準(zhǔn)電路的上電穩(wěn)定時(shí)間成為了一個(gè)重要的研究方向。本文將從帶隙基準(zhǔn)電路的基本原理出發(fā)，探討降低帶隙基準(zhǔn)電路上電穩(wěn)定時(shí)間的方法和策略。
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新型BiCMOS帶隙基準(zhǔn)電路的設(shè)計(jì)
在模擬及數(shù)/?；旌霞呻娐吩O(shè)計(jì)中，電壓基準(zhǔn)是非常重要的電路模塊之一，而通過巧妙設(shè)計(jì)的帶隙電壓基準(zhǔn)更是以其與電源電壓、工藝、溫度變化幾乎無關(guān)的特點(diǎn)，廣泛應(yīng)用在LDO及DC-DC集成穩(wěn)壓器、射頻電路、高精度A/D
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新型BiCMOS帶隙基準(zhǔn)電路的設(shè)計(jì)
在模擬及數(shù)/?；旌霞呻娐吩O(shè)計(jì)中，電壓基準(zhǔn)是非常重要的電路模塊之一，而通過巧妙設(shè)計(jì)的帶隙電壓基準(zhǔn)更是以其與電源電壓、工藝、溫度變化幾乎無關(guān)的特點(diǎn)，廣泛應(yīng)用在LDO及DC-DC集成穩(wěn)壓器、射頻電路、高精度A/D
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一種低電壓低溫漂的基準(zhǔn)電流源
0 引 言 基準(zhǔn)電流源在模擬和混合信號系統(tǒng)中占有非常重要的地位，在A／D轉(zhuǎn)換器，D／A轉(zhuǎn)換器以及很多模擬電路如運(yùn)算放大器、濾波器等電路中起著至關(guān)重要的作用。目前出現(xiàn)了幾種基準(zhǔn)電流的設(shè)計(jì)方式。文獻(xiàn)[1]提出的
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0．5μm CMOS帶隙基準(zhǔn)電路設(shè)計(jì)
依據(jù)帶隙基準(zhǔn)原理，采用華潤上華(CSMC)O．5μm互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝，設(shè)計(jì)了一種用于總線低電壓差分信號(Bus Low Voltage Differential Signal，簡稱BLVDS)的總線收發(fā)器帶隙基準(zhǔn)電路。該電路有較低的溫度系數(shù)和較高的電源抑制比。Hspice仿真結(jié)果表明，在電源電壓yD0==3．3 V，溫度強(qiáng)25℃時(shí)，輸出基準(zhǔn)電壓V~r=1．25 V。在溫度范圍為-45℃～+85℃時(shí)，輸出電壓的溫度系數(shù)為20 pm／℃，電源電壓的抑制比6(PSRR)=一58．3 dB。
