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立體攝像深度感知的FPGA實現(xiàn)
立體攝像深度感知的FPGA實現(xiàn)
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多通道頻率檢測技術(shù)的FPGA實現(xiàn)
摘要：多通道頻率檢測是當(dāng)前數(shù)字接收機的一種常用的頻率測量方案，該方法可以較好地解決頻率截獲概率與頻率分辨力的矛盾，并在復(fù)雜的電磁環(huán)境中具有處理多個同時到達信號的能力。文中給出了基于FPGA來實現(xiàn)多信道頻率
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數(shù)字控制振蕩器(NCO)的FPGA實現(xiàn)
摘要：介紹了NCO數(shù)字控制振蕩器的工作原理，詳細(xì)分析了數(shù)控振蕩器的性能指標(biāo)和其在FPGA中的實現(xiàn)方法，最后給出了新設(shè)計的數(shù)控振蕩器在QUARTUSII中的仿真結(jié)果。 關(guān)鍵詞：數(shù)控振蕩器(NCO)；無雜散動態(tài)范圍(SFDR)；FPG
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數(shù)字控制振蕩器(NCO)的FPGA實現(xiàn)
摘要：介紹了NCO數(shù)字控制振蕩器的工作原理，詳細(xì)分析了數(shù)控振蕩器的性能指標(biāo)和其在FPGA中的實現(xiàn)方法，最后給出了新設(shè)計的數(shù)控振蕩器在QUARTUSII中的仿真結(jié)果。 關(guān)鍵詞：數(shù)控振蕩器(NCO)；無雜散動態(tài)范圍(SFDR)；FPG
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LZW改進壓縮算法的FPGA實現(xiàn)
隨著實時監(jiān)控系統(tǒng)的發(fā)展，大容量高速數(shù)據(jù)采集與傳輸技術(shù)不斷取得新的進展，針對當(dāng)前數(shù)據(jù)傳輸采用硬件實現(xiàn)速度快，但難以進行數(shù)據(jù)處理，而軟件能實現(xiàn)很多算法但處理速度稍顯遜色的不足，采用了LZW壓縮算法及其改進算法，并將該算法在可編程邏輯器件FPGA上進行了實現(xiàn)，通過仿真，驗證了設(shè)計的正確性，提高了數(shù)據(jù)傳輸速度。
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航管二次雷達射頻切換單元FPGA實現(xiàn)
為適應(yīng)中國民航對單脈沖二次雷達的雙機熱備份功能要求，采用現(xiàn)場可編程門陣列(FPGA)，并使用硬件描述語言對可擦除可編程邏輯器件(EPLD)進行編程控制，以實現(xiàn)單脈沖二次雷達切換單元的主要功能：響應(yīng)監(jiān)控系統(tǒng)的切換命令，當(dāng)設(shè)備故障時自動或者手動地切換到非故障機柜，使雷達連續(xù)地輸出航跡數(shù)據(jù)?，F(xiàn)場可編程門陣列的運用增強了射頻切換單元控制的靈活性與可靠性，大大提高系統(tǒng)的檢測性能與處理性能。
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基于FPGA的語音端點檢測
語音端點檢測就是從背景噪聲中找到語音的起點和終點，其目標(biāo)是要在一段輸入信號中將語音信號同其他信號(如背景噪聲)分離并且準(zhǔn)確地判斷出語音的端點。研究表明，即使在安靜的環(huán)境中，一半以上的語音識別系統(tǒng)識別錯誤
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基于FPGA的語音端點檢測
基于FPGA的語音端點檢測
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FPGA實現(xiàn)時分多址的一種改進型方法
摘要：利用FPGA實現(xiàn)時分多址的方法有很多種，但大多數(shù)方法都對FPGA芯片資源的占用非常巨大。針對這一問題，提出一種改進型方法來實現(xiàn)時分多址。通過使用FPGA芯片內(nèi)部的雙口隨機訪問存儲器(雙口RAM)，利用同一塊RAM采
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FPGA實現(xiàn)IRIG-B(DC)碼編碼和解碼的設(shè)計
為達到IRIG-B碼與時間信號輸入、輸出的精確同步，采用現(xiàn)代化靶場的IRIG-B碼編碼和解碼的原理，從工程的角度出發(fā)，提出了使用現(xiàn)場可編程門陣列(FPGA)來實現(xiàn)IRIG-B碼編碼和解碼的設(shè)計方案和體系結(jié)構(gòu)，設(shè)計中會涉及到幾個不同的時鐘頻率，F(xiàn)PGA對時鐘的同步性具有靈活性、效率高、且功耗低?？垢蓴_性好的特點。結(jié)果表明，F(xiàn)PGA能夠確保為從設(shè)備提供同源的時鐘基準(zhǔn)，使時鐘與信號的延遲控制在200 ns以內(nèi)，從而得到了IRIG-B碼與時間精確同步的效果。
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高精度DDFS信號源FPGA實現(xiàn)
為進行高精度信號源的設(shè)計，同時降低設(shè)計成本，以Cyclone II系列低端FPGA為核心，利用直接頻率合成技術(shù)，對正弦信號等數(shù)據(jù)進行1／4周期壓縮存儲到ROM中，在外部時鐘頻率為50 MHz，實現(xiàn)了正弦信號源的設(shè)計，同時，實現(xiàn)三角波、鋸齒波、矩形脈沖及2-ASK、2-PSK和2-FSK等數(shù)字調(diào)制信號，系統(tǒng)還具有掃頻、指定波形次數(shù)等功能。仿真結(jié)果表明，信號源精度高，頻率調(diào)整步進可達0．034 92 Hz，頻率范圍為0．034 92 Hz～9．375 MHz，制作成本低，功能豐富。
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根升余弦脈沖成形濾波器FPGA實現(xiàn)
摘要：提出了基于電路分割技術(shù)實現(xiàn)通信系統(tǒng)發(fā)送端根升余弦波形成形濾波器查表法的FPGA結(jié)構(gòu)，節(jié)省了ROM單元，討論了其ROM初始化時形波數(shù)據(jù)的組織方法，完成了該結(jié)構(gòu)的VHDL實現(xiàn)，給出了該設(shè)計在Modelsim環(huán)境下的時序仿
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采樣率變換器的多相表示結(jié)構(gòu)FPGA實現(xiàn)
FPGA是實現(xiàn)數(shù)字信號處理的一種高效手段。在實現(xiàn)高帶寬信號處理領(lǐng)域，F(xiàn)PGA技術(shù)可以通過一個芯片上的多級運算單元來獲得比通用DSP芯片更高的運算速度[2]。由于采樣率變換能用一種并行的方法實現(xiàn)，使用FPGA來實現(xiàn)就可以
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采樣率變換器的多相表示結(jié)構(gòu)FPGA實現(xiàn)
采樣率變換器的多相表示結(jié)構(gòu)FPGA實現(xiàn)
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基于多相濾波的數(shù)字接收機的FPGA實現(xiàn)
摘要：給出了一種基于多相濾波的數(shù)字信道化接收機的實現(xiàn)方法，系統(tǒng)的處理帶寬為875 MHz，解決了高速ADC與FPGA處理速度之間的矛盾。為了克服信道化接收機的接收盲區(qū)，采用信道重疊的方法，連續(xù)覆蓋瞬時帶寬。在信道化
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基于多相濾波的數(shù)字接收機的FPGA實現(xiàn)
摘要：給出了一種基于多相濾波的數(shù)字信道化接收機的實現(xiàn)方法，系統(tǒng)的處理帶寬為875 MHz，解決了高速ADC與FPGA處理速度之間的矛盾。為了克服信道化接收機的接收盲區(qū)，采用信道重疊的方法，連續(xù)覆蓋瞬時帶寬。在信道化
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FIR濾波器的FPGA實現(xiàn)方法
為了給實際應(yīng)用中選擇合適FIR濾波器的FPGA實現(xiàn)結(jié)構(gòu)提供參考，首先從FIR數(shù)字濾波器的基本原理出發(fā)，分析了FIR濾波器的結(jié)構(gòu)特點，然后分別介紹了基于FPGA的FIR濾波器的串行、并行、轉(zhuǎn)置型、FFT型和分布式結(jié)構(gòu)型的實現(xiàn)方法，對于各種實現(xiàn)的結(jié)構(gòu)做了分析、比較以及優(yōu)化處理，特別是對基于FFT的FIR濾波器與傳統(tǒng)卷積結(jié)構(gòu)進行了精確的數(shù)值計算比較，最后得出滿足于低階或高階的各種FIR濾波器實現(xiàn)結(jié)構(gòu)的適用范圍及其優(yōu)缺點，并針對實際工程應(yīng)用提出了下一步需解決的問題。
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如何用FPGA實現(xiàn)原型板原理圖的驗證
如何用FPGA實現(xiàn)原型板原理圖的驗證
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高階累積量調(diào)制識別改進算法的FPGA實現(xiàn)
摘要：基于高階累積量的數(shù)字調(diào)制信號識別算法在低信噪比環(huán)境下識別率較低。針對這一問題，提出了高階累積量的改進算法，通過調(diào)整特征參數(shù)的判別順序先識別出MASK信號的方式，取得了較好的效果。討論了該算法的FPGA設(shè)
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高階累積量調(diào)制識別改進算法的FPGA實現(xiàn)
摘要：基于高階累積量的數(shù)字調(diào)制信號識別算法在低信噪比環(huán)境下識別率較低。針對這一問題，提出了高階累積量的改進算法，通過調(diào)整特征參數(shù)的判別順序先識別出MASK信號的方式，取得了較好的效果。討論了該算法的FPGA設(shè)
