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嵌入式實(shí)時(shí)圖像處理系統(tǒng)中SDRAM控制器的實(shí)現(xiàn)
0 引 言SDRAM作為大容量、高速度、低價(jià)格、低功耗的存儲(chǔ)器件，在嵌入式實(shí)時(shí)圖像處理系統(tǒng)中具有很高的應(yīng)用價(jià)值，但其控制機(jī)制復(fù)雜，因此需要設(shè)計(jì)控制器，以簡化系統(tǒng)對(duì)SDRAM的訪問。雖然目前許多微處理器及DSP都提供了
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基于SDR SDRAM的視頻數(shù)據(jù)邏輯分析存儲(chǔ)器的設(shè)計(jì)與實(shí)現(xiàn)
摘要：針對(duì)傳統(tǒng)硬件測試軟件的弊端，文章提出一種便攜式視頻數(shù)據(jù)邏輯分析存儲(chǔ)器的設(shè)計(jì)方法，這種分析存儲(chǔ)器能夠針對(duì)網(wǎng)絡(luò)多媒體數(shù)據(jù)進(jìn)行采集、分析和存儲(chǔ)等操作。在不影響網(wǎng)絡(luò)正常傳輸?shù)那疤嵯?，針?duì)TS流進(jìn)行采集、存
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嵌入式實(shí)時(shí)圖像處理系統(tǒng)中SDRAM控制器的實(shí)現(xiàn)
0 引 言 SDRAM作為大容量、高速度、低價(jià)格、低功耗的存儲(chǔ)器件，在嵌入式實(shí)時(shí)圖像處理系統(tǒng)中具有很高的應(yīng)用價(jià)值，但其控制機(jī)制復(fù)雜，因此需要設(shè)計(jì)控制器，以簡化系統(tǒng)對(duì)
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基于AMBA-AHB總線的SDRAM控制器的計(jì)方案
為了在嵌入式系統(tǒng)設(shè)計(jì)中實(shí)現(xiàn)對(duì)SDRAM存儲(chǔ)器的訪問，本文提出了一種基于AMBA-AHB總線規(guī)范的SDRAM控制器設(shè)計(jì)方案。方案首先簡要介紹了AMBA總線規(guī)范，然后在完成整個(gè)存儲(chǔ)控制器的整體框架設(shè)計(jì)的基礎(chǔ)上給出了SDRAM控制器的實(shí)現(xiàn)原理以及詳細(xì)的子模塊劃分。整個(gè)控制器的設(shè)計(jì)已用Verilog HDL語言實(shí)現(xiàn)并通過了Modelsim仿真和FPGA驗(yàn)證。仿真結(jié)果表明所設(shè)計(jì)的控制器符合SDRAM內(nèi)部指令操作，并且滿足了嚴(yán)格的時(shí)序要求。
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基于AMBA-AHB總線的SDRAM控制器的計(jì)方案
為了在嵌入式系統(tǒng)設(shè)計(jì)中實(shí)現(xiàn)對(duì)SDRAM存儲(chǔ)器的訪問，本文提出了一種基于AMBA-AHB總線規(guī)范的SDRAM控制器設(shè)計(jì)方案。方案首先簡要介紹了AMBA總線規(guī)范，然后在完成整個(gè)存儲(chǔ)控制器的整體框架設(shè)計(jì)的基礎(chǔ)上給出了SDRAM控制器的實(shí)現(xiàn)原理以及詳細(xì)的子模塊劃分。整個(gè)控制器的設(shè)計(jì)已用Verilog HDL語言實(shí)現(xiàn)并通過了Modelsim仿真和FPGA驗(yàn)證。仿真結(jié)果表明所設(shè)計(jì)的控制器符合SDRAM內(nèi)部指令操作，并且滿足了嚴(yán)格的時(shí)序要求。
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一種基于FPGA的DDR SDRAM控制器的設(shè)計(jì)
摘要 對(duì)DDR SDRAM的基本工作特性以及時(shí)序進(jìn)行了分析與研究，基于FPGA提出了一種通用的DDRSDRAM控制器設(shè)計(jì)方案。在Modelaim上通過了軟件功能仿真，并在FPGA芯片上完成了硬件驗(yàn)證。結(jié)果表明，該控制器能夠較好地完成DD
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用Xilinx FPGA實(shí)現(xiàn)DDR SDRAM控制器
1 引言在高速信號(hào)處理系統(tǒng)中, 需要緩存高速、大量的數(shù)據(jù), 存儲(chǔ)器的選擇與應(yīng)用已成為系統(tǒng)實(shí)現(xiàn)的關(guān)鍵所在。DDR SDRAM是一種高速CMOS、動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器, 它采用雙倍數(shù)據(jù)速率結(jié)構(gòu)來完成高速操作。SDR SDRAM一個(gè)時(shí)鐘周
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基于FPGA 的DDR SDRAM控制器在高速數(shù)據(jù)采集系統(tǒng)中應(yīng)用
實(shí)現(xiàn)數(shù)據(jù)的高速大容量存儲(chǔ)是數(shù)據(jù)采集系統(tǒng)中的一項(xiàng)關(guān)鍵技術(shù)。本設(shè)計(jì)采用Altera 公司Cyclone系列的FPGA 完成了對(duì)DDR SDRAM 的控制，以狀態(tài)機(jī)來描述對(duì)DDR SDRAM 的各種時(shí)序操作，設(shè)計(jì)了DDR SDRAM 的數(shù)據(jù)與命令接口。用控
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基于VHDL的SDRAM控制器的實(shí)現(xiàn)
在高速實(shí)時(shí)或者非實(shí)時(shí)信號(hào)處理系統(tǒng)當(dāng)中，使用大容量存儲(chǔ)器實(shí)現(xiàn)數(shù)據(jù)緩存是一個(gè)必不可少的環(huán)節(jié)，也是系統(tǒng)實(shí)現(xiàn)中的重點(diǎn)和難點(diǎn)之一。SDRAM（同步動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器）具有價(jià)格低廉、密度高、數(shù)據(jù)讀寫速度快的優(yōu)點(diǎn)，從而成
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基于EPM1240的SDRAM控制器的設(shè)計(jì)
摘要：SDRAM的讀寫邏輯復(fù)雜，最高時(shí)鐘頻率達(dá)100 MHz以上，普通單片機(jī)無法實(shí)現(xiàn)復(fù)雜的SDRAM控制操作，復(fù)雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價(jià)格低等優(yōu)點(diǎn)。因此選用CPLD設(shè)計(jì)SDRAM接口控制模塊，簡化
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一種面向H．264視頻編碼器的SoC驗(yàn)證平臺(tái)
摘要：構(gòu)建了面向H．264視頻編碼器的SoC驗(yàn)證平臺(tái)，采用FPGA原型系統(tǒng)完成H．264編碼器驗(yàn)證。采用Wishbone總線連接32位微處理器OR120 0以及其他的必要IP核構(gòu)建基本SoC平臺(tái)，并在此基礎(chǔ)上集成H．264硬件編碼模塊；根據(jù)H
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基于EPM1240的SDRAM控制器的設(shè)計(jì)
摘要：SDRAM的讀寫邏輯復(fù)雜，最高時(shí)鐘頻率達(dá)100 MHz以上，普通單片機(jī)無法實(shí)現(xiàn)復(fù)雜的SDRAM控制操作，復(fù)雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價(jià)格低等優(yōu)點(diǎn)。因此選用CPLD設(shè)計(jì)SDRAM接口控制模塊，簡化
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一種面向H．264視頻編碼器的SoC驗(yàn)證平臺(tái)
摘要：構(gòu)建了面向H．264視頻編碼器的SoC驗(yàn)證平臺(tái)，采用FPGA原型系統(tǒng)完成H．264編碼器驗(yàn)證。采用Wishbone總線連接32位微處理器OR120 0以及其他的必要IP核構(gòu)建基本SoC平臺(tái)，并在此基礎(chǔ)上集成H．264硬件編碼模塊；根據(jù)H
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PDMA在測試SDRAM控制器中的應(yīng)用
PDMA在測試SDRAM控制器中的應(yīng)用
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基于FPGA的外部存儲(chǔ)器設(shè)計(jì)
摘要：為了提高雷達(dá)海量數(shù)據(jù)的處理速度，采用FPGA設(shè)計(jì)了一種高速外部存儲(chǔ)器，通過多次實(shí)驗(yàn)，驗(yàn)證了設(shè)計(jì)方法的可行性。高速外部存儲(chǔ)器可以有效地提高數(shù)據(jù)存儲(chǔ)速度，節(jié)約讀／寫時(shí)間，從而滿足信號(hào)處理的高速實(shí)時(shí)的要求
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PDMA在測試SDRAM控制器中的應(yīng)用
我們設(shè)計(jì)了一個(gè)PDMA（Programmable Direct Mem o ry Access）用于測試SDRAM控制器的性能。在SoC中，SDRAM控制器往往跟多個(gè)IP模塊（圖形處理單元，音頻處理單元等）交換數(shù)據(jù)，采用多個(gè)PDMA通道同時(shí)訪問Memory可以真實(shí)
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基于Stratix III的DDR3 SDRAM控制器設(shè)計(jì)
1 引言 DDR3 SDRAM是由JEDEC（電子設(shè)備工程聯(lián)合委員會(huì)）制定的全新下一代內(nèi)存技術(shù)標(biāo)準(zhǔn)，具有 速度更快、功耗更低、效能更高以及信號(hào)質(zhì)量更好等優(yōu)點(diǎn)，對(duì)于解決高速系統(tǒng)(例如某些高速圖 像處理系統(tǒng))設(shè)計(jì)中由于存儲(chǔ)
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實(shí)時(shí)視頻采集系統(tǒng)的SDRAM控制器設(shè)計(jì)
描述了一種在PAL→VGA的實(shí)時(shí)視頻采集系統(tǒng)中圖像數(shù)據(jù)處理的方法。針對(duì)實(shí)時(shí)視頻采集系統(tǒng)一般使用2片SDRAM進(jìn)行乒乓緩存的方式，給出一種使用一片SDRAM的不同BANK進(jìn)行乒乓操作的相對(duì)容易實(shí)現(xiàn)的SDRAM控制器設(shè)計(jì)方法。該方法通過充分利用SDRAM的切換BANK存取操作并采用指令計(jì)數(shù)的方式進(jìn)行讀寫狀態(tài)轉(zhuǎn)換，在PAL→VGA實(shí)時(shí)視頻采集系統(tǒng)中實(shí)現(xiàn)了利用一片SDRAM進(jìn)行圖像緩存。它在實(shí)時(shí)視頻采集系統(tǒng)中圖像數(shù)據(jù)處理方面，具有良好的應(yīng)用價(jià)值。
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多端口SDRAM控制器的設(shè)計(jì)與實(shí)現(xiàn)
0 引 言 目前，在很多視頻數(shù)據(jù)采集以及實(shí)時(shí)顯示的應(yīng)用開發(fā)中，常需要用到存儲(chǔ)容量大、讀寫速度快的存儲(chǔ)器。在各種存儲(chǔ)器件中，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM 以其速度快、容量大、價(jià)格低的特點(diǎn)而備受關(guān)注。SDRAM 的工
